| 发明名称 | 制造和测试集成电路的方法 | ||
| 摘要 | 一种制造和测试集成电路的方法，包括步骤：在集成电路(1)的上部上面形成钝化层(19)，该钝化层在集成电路的最终互连叠层的金属路径(17)的位置包含有开口；在开口中形成第一垫(11)，第一垫通过导电路径部分连接到形成在钝化层上的第二垫(13)，第一垫是为了集成电路的连接而设置的；通过使测试头接触第二垫测试集成电路；并且去除至少一个导电路径部分的至少一部分。 | ||
| 申请公布号 | CN102037370A | 申请公布日期 | 2011.04.27 |
| 申请号 | CN200980118349.2 | 申请日期 | 2009.05.20 |
| 申请人 | 意法半导体(格勒诺布尔)公司 | 发明人 | 罗曼·科菲 |
| 分类号 | G01R31/28(2006.01)I;G01R1/20(2006.01)I;H01L21/66(2006.01)I;H01L23/485(2006.01)I | 主分类号 | G01R31/28(2006.01)I |
| 代理机构 | 北京安信方达知识产权代理有限公司 11262 | 代理人 | 张春媛;阎娬斌 |
| 主权项 | 一种制造和测试集成电路的方法，其包括以下步骤：在集成电路(1)的上部上面形成钝化层(19)，该钝化层在集成电路的最终互连叠层的金属路径(17)的位置包含开口(21)；在开口中形成第一垫(11)，该第一垫通过导电路径部分(33)连接到形成在钝化层上的第二垫(13)，第一垫是为了集成电路的连接而设置的；通过使测试头(35)接触第二垫测试集成电路；在结构上沉积用来与导电凸块连接的多层导电叠层(37)；并且蚀刻该多层叠层，但不蚀刻该第一垫的上方，所述路径部分选择的材料能使所述蚀刻也移除了所述路径部分，由此第一垫和第二垫被分离。 | ||
| 地址 | 法国格勒诺布尔 | ||