用于修改电路设计中的保持时间违反的方法和设备

摘要

为了修改保持时间违反，最初针对每组时序约束对一电路设计执行时序分析，以针对所述组时序约束确定每个信号路径的一建立松弛和一保持松弛。一信号路径的松弛指示所述信号路径的时序裕度量或时序违反量。识别并保留具有保持时间违反的信号路径(或“保持路径”)，且废弃其它不具有保持时间违反的信号路径。对于每个保持路径，识别并保留具有至少一个与所述保持路径共同的节点的信号路径(或“相关建立路径”)。可删除具有大建立松弛的相关建立路径。接着基于所述保持路径的所述保持松弛和所述相关建立路径的所述建立松弛来修改所述保持路径的所述保持时间违反。

主权项

一种修改一电路设计中的保持时间违反的方法，其包含：获得所述电路设计的时序信息；基于所述时序信息识别所述电路设计中具有保持时间违反的信号路径；在所述具有保持时间违反的信号路径中，在由所述时序信息确定的位置处插入延迟；和为具有保持时间违反且不可能进行延迟插入的信号路径插入冗余路径。