移位暂存器电路与其上拉单元

主权项

一种移位暂存器电路，具有依序串接之复数个移位暂存器，其中每一该些移位暂存器至少包含：一位移(Phase Shift)单元，耦接一第一输入端、一第一时脉端和一第二时脉端，其中该第一输入端、该第一时脉端和该第二时脉端系分别用以接收一第一输入讯号、一第一时脉讯号和一第二时脉讯号，该第一时脉讯号之准位和该第二时脉讯号之准位互为反向；以及一上拉(Pull-high)单元，耦接于该位移单元和一输出端，其中该上拉单元系用以拉高该输出端之一高准位的一输出讯号，该上拉单元至少包含一逻辑单元，该逻辑单元具有与该位移电路耦接之至少二逻辑输入端；其中当该第一输入讯号为一低准位时，于该逻辑单元中，无电流路径产生，该位移单元系根据该第一输入讯号和该第一时脉讯号来决定在一第一节点之一第一节点讯号，该上拉单元系根据一第二输入讯号、该第一节点讯号和该第二时脉讯号来决定在一第二节点之一第二节点讯号，该输出讯号系根据该第一节点讯号和该第二节点讯号来决定；每一该些移位暂存器之该上拉单元更包含一第四电晶体、一第六电晶体及一第五电晶体，且该第四、六、五电晶体之源极端及汲极端依照列举顺序相串连；该第五电晶体及该第六电晶体一起构成该逻辑单元；该第二节点介于该第四电晶体及该第六电晶体之间；该第四电晶体之一闸极端连接用以接收该第二输入讯号；该第五电晶体之一闸极端连接至该第二时脉端；以及该第六电晶体之一闸极端连接至该第一节点。如申请专利范围第1项所述之移位暂存器电路，其中每一该些移位暂存器之该位移电路至少包含：一第一电晶体，具有连接介于该第一输入端和该第一节点之间之一源极端及一汲极端，及连接至该第一时脉端之一闸极端；以及一第二电晶体，具有连接介于该第二时脉端和该输出端之间之一源极端及一汲极端，及连接至该第一节点之一闸极端，用以接收该第一节点讯号，其该第一节点讯号决定该第二电晶体是否导通。如申请专利范围第1项所述之移位暂存器电路，其中每一该些移位暂存器之该逻辑单元系为反及闸(NAND Gate)。如申请专利范围第1项所述之移位暂存器电路，其中该第二输入讯号系实质上与该第一时脉讯号相同。如申请专利范围第2项所述之移位暂存器电路，其中每一该些移位暂存器之该上拉单元更至少包含：一第三电晶体；其中该第三电晶体之一闸极端耦接至该第二节点，该第三电晶体之一汲极端耦接至该高准位的一第一电压源(VDD)，该第三电晶体之一源极端耦接于该输出端，该第四电晶体之汲极端耦接至该第二节点，该第四电晶体之源极端耦接至低准位的一第二电压源(VSS)。如申请专利范围第5项所述之移位暂存器电路，其中该第五电晶体之汲极端系耦接至高准位的该第一电压源(VDD)，该第六电晶体之汲极端系耦接至该第三电晶体之闸极端。如申请专利范围第2项、第5项或第6项所述之移位暂存器电路，其中该电晶体系为P型金属氧化半导体(P-Channel Metal Oxide Semiconductor；PMOS)。如申请专利范围第2项、第5项或第6项所述之移位暂存器电路，其中该电晶体系为N型金属氧化半导体(N-Channel Metal Oxide Semiconductor；NMOS)。一种上拉单元，用以拉高一输出端之一输出讯号的一高准位，该上拉单元至少包含：一第三电晶体；以及一第四电晶体、一第六电晶体及一第五电晶体，其中该第四、六、五电晶体之源极端及汲极端依照列举顺序相串连；其中，该第五电晶体及该第六电晶体一起构成该逻辑单元；该第二节点介于该第四电晶体及该第六电晶体之间；该第四电晶体之一闸极端连接用以接收一第二输入讯号；该第五电晶体之一闸极端连接用以接收一第二时脉讯号；该第六电晶体之一闸极端连接用以接收该第一节点讯号，其该第一节点讯号由一第一输入讯号及一第一时脉讯号决定；该第一时脉讯号之准位和该第二时脉讯号之准位互为反向，当该第一节点讯号为一低准位时，该逻辑单元中与该第四电晶体无电流路径产生，该第三电晶体之一闸极端耦接至一第二节点，用以接收该第二节点讯号，该第三电晶体之一汲极及一源极端端耦接介于一高准位的一第一电压源(VDD)之间，该第四电晶体之一源极端耦接至该低准位的一第二电压源(VSS)。如申请专利范围第9项所述之上拉单元，其中该逻辑单元系为反及闸。如申请专利范围第9项所述之上拉单元，其中该第四电晶体之闸极端连接用以接收该第一时脉讯号当作该第二输入讯号。如申请专利范围第9项或第11项所述之上拉单元，其中该电晶体系为P型金属氧化半导体。如申请专利范围第9项或第11项所述之上拉单元，其中该电晶体系为N型金属氧化半导体。如申请专利范围第9项所述之上拉单元，其中该上拉单元为一在一移位暂存器中之一上拉单元。