| 主权项 |
一种制作嵌入式静态随机存取记忆体的方法，包含：提供一半导体基底，其上定义有一逻辑区和一记忆单元区，且该逻辑区和该记忆单元区又分别定义有至少一第一导电型式元件区和至少一第二导电型式元件区；形成一图案化遮罩，覆盖该记忆单元区以及该逻辑区之该第二导电型式元件区，并曝露该逻辑区之该第一导电型式元件区；对曝露之该逻辑区的该第一导电型式元件区进行一第一导电型式之离子布植制程；以及去除该图案化遮罩。如申请专利范围第1项所述之方法，其中在进行该第一导电型式之离子布植制程之前，该半导体基底另形成有一矽层。如申请专利范围第2项所述之方法，其中在去除该图案化遮罩之后，另包含一蚀刻该矽层之步骤，以于各该第一、第二导电型式元件区中分别形成一闸极。如申请专利范围第3项所述之方法，其中在蚀刻该矽层之前，另包含一对该记忆单元的该第二导电型式元件区进行一第二导电型式之离子布植制程之步骤。如申请专利范围第4项所述之方法，其中该第二导电型式之离子布植制程系同时布植该记忆单元区之该第一导电型式元件区。如申请专利范围第3项所述之方法，其中形成于该记忆单元区之该第一、第二导电型式元件区中的该闸极系为一共用闸极。如申请专利范围第2项所述之方法，其中该半导体基底与该矽层之间，另形成有一介电层。如申请专利范围第1项所述之方法，其中该第一导电型式系为N型，该第二导电型式系为P型。如申请专利范围第8项所述之方法，其中该逻辑区之该第一导电型式元件区系为NMOS电晶体区，该逻辑区之该第二导电型式元件区系为PMOS电晶体区，该记忆单元区之该第一导电型式元件区系为下拉电晶体区，而该记忆单元区之该第二导电型式元件区系为上拉电晶体区。如申请专利范围第9项所述之方法，另包含有至少一N型离子布植制程，用来于该NMOS电晶体区以及该下拉电晶体区中分别形成一源极/汲极。如申请专利范围第9项所述之方法，另包含有至少一P型离子布植制程，用来于该PMOS电晶体区以及该上拉电晶体区中分别形成一源极/汲极。如申请专利范围第1项所述之方法，其中该第一导电型式系为P型，该第二导电型式系为N型。如申请专利范围第12项所述之方法，其中该逻辑区之该第一导电型式元件区系为PMOS电晶体区，该逻辑区之该第二导电型式元件区系为NMOS电晶体区，该记忆单元区之该第一导电型式元件区系为上拉电晶体区，而该记忆单元区之该第二导电型式元件区系为下拉电晶体区。如申请专利范围第13项所述之方法，另包含有至少一P型离子布植制程，用来于该PMOS电晶体区以及该上拉电晶体区中分别形成一源极/汲极。如申请专利范围第13项所述之方法，另包含有至少一N型离子布植制程，用来于该NMOS电晶体区以及该下拉电晶体区中分别形成一源极/汲极。如申请专利范围第1项所述之方法，其中在进行该第一导电型式之离子布植制程之前，各该第一、第二导电型式元件区中分别形成有一闸极。一种制作嵌入式静态随机存取记忆体的方法，包含：提供一半导体基底，其上定义有一逻辑区和一记忆单元区，该逻辑区又定义有至少一NMOS电晶体区和至少一PMOS电晶体区，且该记忆单元区又定义有至少一上拉电晶体区和至少一下拉电晶体区；形成一图案化遮罩，覆盖该记忆单元区之该上拉电晶体区、该下拉电晶体区与该逻辑区之该PMOS电晶体区，并曝露该逻辑区之该NMOS电晶体区；对曝露之该逻辑区的该NMOS电晶体区进行一N型离子布植制程；以及去除该图案化遮罩。如申请专利范围第17项所述之方法，另包含一对该下拉电晶体区进行一P型离子布植制程之步骤。如申请专利范围第18项所述之方法，其中该P型离子布植制程系同时布植该上拉电晶体区。一种制作嵌入式静态随机存取记忆体的方法，包含：提供一半导体基底，其上定义有一逻辑区和一记忆单元区，该逻辑区又定义有至少一NMOS电晶体区和至少一PMOS电晶体区，且该记忆单元区又定义有至少一上拉电晶体区和至少一下拉电晶体区；形成一图案化遮罩，覆盖该记忆单元区之该上拉电晶体区、该下拉电晶体区与该逻辑区之该NMOS电晶体区，并曝露该逻辑区之该PMOS电晶体区；对曝露之该逻辑区的该PMOS电晶体区进行一P型离子布植制程；以及去除该图案化遮罩。如申请专利范围第20项所述之方法，另包含一对该下拉电晶体区进行一N型离子布植制程之步骤。如申请专利范围第21项所述之方法，其中该N型离子布植制程系同时布植该上拉电晶体区。 |
