| 主权项 |
一晶粒，有一晶粒拐角，所述晶粒包括：一高端功率MOSFET，所述高端功率MOSFET具有一漏极和一源极；以及第一焊盘和第二焊盘，所述第一焊盘和第二焊盘耦接至所述高端功率MOSFET的漏极，所述第一焊盘相对于晶粒拐角的的座标为(158.3 μm±d，2945.8 μm±d)，所述第二焊盘相对于晶粒拐角的的座标为(398.8 μm±d，2959.4 μm±d)，其中d小于或等于320 μm。如申请专利范围第1项所述之晶粒，其特征在于，还包括：一低端功率MOSFET，所述低端功率MOSFET具有一漏极和一源极；以及第三焊盘、第四焊盘、第五焊盘和第六焊盘，所述第三至第六焊盘耦接至高端功率MOSFET的源极和低端功率MOSFET的漏极，所述第三至第六焊盘相对于晶粒拐角的座标分别为(599.2 μm±d，2810.2 μm±d)、(599.2 μm±d，2465.1 μm±d)、(599.2 μm±d，2133.8 μm±d)和(599.2 μm±d，1791.5 μm±d)。如申请专利范围第2项所述之晶粒，其特征在于，还包括：第七焊盘、第八焊盘、第九焊盘和第十焊盘，所述第七至第十焊盘耦接至所述高端功率MOSFET的源极和所述低端功率MOSFET的漏极，所述第七至第十焊盘对于晶粒拐角的座标分别为(379.5 μm±d，1716.2 μm±d)、(179.8 μm±d，1716.2 μm±d)、(417.2 μm±d，1439.3 μm±d)和(417.2 μm±d，1083.2 μm±d)。如申请专利范围第3项所述之晶粒，其特征在于，还包括：第十四焊盘、第十五焊盘、第十六焊盘、第十七焊盘、第十八焊盘和第十九焊盘，所述第十四至第十九焊盘耦接至所述低端功率MOSFET的源极，所述第十四至第十九焊盘相对于晶粒拐角的座标分别为(1466.3 μm±d，2815.1 μm±d)、(1466.3 μm±d，2469 μm±d)、(1466.3 μm±d，2121.9 μm±d)、(1466.3 μm±d，1774.8 μm±d)、(1466.4 μm±d，1427.7 μm±d)和(1466.4 μm±d，1080.6 μm±d)。如申请专利范围第4项所述之晶粒，其特征在于，所述高端功率MOSFET具有第一拐角、第二拐角、第三拐角和第四拐角，所述第一至第四拐角相对于晶粒拐角的座标分别为(33.0 μm±d，2894.3 μm±d)、(525.3 μm±d，2894.3 μm±d)、(525.3 μm±d，1767.1 μm±d)和(33.0 μm±d，1767.1 μm±d)。如申请专利范围第5项所述之晶粒，其特征在于，所述低端功率MOSFET具有第一拐角、第二拐角、第三拐角、第四拐角、第五拐角和第六拐角，所述第一至第六拐角相对于晶粒拐角的座标分别为(661.6 μm±d，3040.9 μm±d)、(1407.9 μm±d，3040.9 μm±d)、(1407.9 μm±d，976.3 μm±d)、(479.5 μm±d，976.3 μm±d)、(479.5 μm±d，1545.3 μm±d)和(661.6 μm±d，1545.3 μm±d)。如申请专利范围第6项所述之晶粒，其特征在于，所述低端功率MOSFET包括第一区域MOSFET、第二区域MOSFET和第三区域MOSFET。如申请专利范围第7项所述之晶粒，其特征在于，所述第一区域MOSFET的拐角相对于晶粒拐角的座标分别为(479.5 μm±d，1545.3 μm±d)、(1407.9 μm±d，1545.3 μm±d)、(1407.9 μm±d，976.3 μm±d)和(479.5±μm，976.3 μm±d)；所述第二区域MOSFET的拐角相对于晶粒拐角的座标为(661.6 μm±d，2297.1 μm±d)、(1407.9 μm±d，2297.1 μm±d)、(1407.9 μm±d，1557.1 μm±d)和(661.6 μm±d，1557.1 μm±d)；所述第三区域MOSFET的拐角相对于晶粒拐角的座标为(661.6 μm±d，3040.9 μm±d)、(1407.9 μm±d，3040.9 μm±d)、(1407.9 μm±d，2308.9 μm±d)和(661.6 μm±d，2308.9 μm±d)。如申请专利范围第1项至第8项中任一项所述之晶粒，其特征在于，所述d不超过160 μm。如申请专利范围第1项至第8项中任一项所述之晶粒，其特征在于，所述d不超过80 μm。一功率转换积体电路，包括：一晶粒，所述晶粒有一晶粒拐角，所述晶粒包括：一高端功率MOSFET，所述高端功率MOSFET具有一漏极和一源极；第一焊盘和第二焊盘，所述第一焊盘和第二焊盘耦接至所述高端功率MOSFET的漏极，所述第一焊盘相对晶粒拐角的的座标为(158.3 μm±d，2945.8 μm±d)，所述第二焊盘相对于晶粒拐角的的座标为(398.8 μm±d，2959.4 μm±d)，其中d不超过320 μm；以及一引线框，所述引线框包括第一引脚，所述第一引脚耦接至第一焊盘和第二焊盘。如申请专利范围第11项所述之功率转换积体电路，其特征在于，还包括：所述晶粒还包括：一低端功率MOSFET，所述低端功率MOSFET具有一漏极和一源极；第三焊盘、第四焊盘、第五焊盘和第六焊盘，所述第三至第六焊盘耦接至高端功率MOSFET的源极和低端功率MOSFET的漏极，所述第三至第六焊盘相对于晶粒拐角的座标分别为(599.2 μm±d，2810.2 μm±d)、(599.2 μm±d，2465.1 μm±d)、(599.2 μm±d，2133.8 μm±d)和(599.2 μm±d，1791.5 μm±d)；所述引线框还包括第二引脚，所述第二引脚耦接至第三焊盘、第四焊盘、第五焊盘和第六焊盘。如申请专利范围第12项所述之功率转换积体电路，其特征在于，还包括：所述晶粒还包括：第七焊盘、第八焊盘、第九焊盘和第十焊盘，所述第七至第十焊盘耦接至所述高端功率MOSFET源极和所述低端功率MOSFET的漏极，所述第七至第十焊盘相对于晶粒拐角的座标分别为(379.5 μm±d，1716.2 μm±d)、(179.8 μm±d，1716.2 μm±d)、(417.2 μm±d，1439.3 μm±d)和(417.2 μm±d，1083.2 μm±d)；所述引线框还包括第三引脚，所述第三引脚耦接至第七焊盘、第八焊盘、第九焊盘和第十焊盘。如申请专利范围第13项所述之功率转换积体电路，其特征在于，还包括：所述晶粒包括：第十三焊盘、第十四焊盘、第十五焊盘、第十六焊盘、第十七焊盘、第十八焊盘和第十九焊盘，所述第十四至第十九焊盘耦接至所述低端功率MOSFET的源极，所述第十三至第十九焊盘相对于晶粒拐角的座标分别为(1493.4 μm±d，2984.2 μm±d)、(1466.3 μm±d，2815.1 μm±d)、(1466.3 μm±d，2469 μm±d)、(1466.3 μm±d，2121.9 μm±d)、(1466.3 μm±d，1774.8 μm±d)、(1466.4 μm±d，1427.7 μm±d)和(1466.4 μm±d，1080.6 μm±d)；所述引线框还包括：第四引脚，所述第四引脚耦接至第十三焊盘；以及一晶粒贴装盘，所述晶粒贴装盘耦接至第十四焊盘、第十五焊盘、第十六焊盘、第十七焊盘、第十八焊盘和第十九焊盘。如申请专利范围第14项所述之功率转换积体电路，其特征在于，所述高端功率MOSFET具有第一拐角、第二拐角、第三拐角和第四拐角，所述第一至第四拐角相对于晶粒拐角的座标分别为(33.0 μm±d，2894.3 μm±d)、(525.3 μm±d，2894.3 μm±d)、(525.3 μm±d，1767.1 μm±d)和(33.0 μm±d，1767.1 μm±d)。如申请专利范围第15项所述之功率转换积体电路，其特征在于，所述低端功率MOSFET具有第一拐角、第二拐角、第三拐角、第四拐角、第五拐角和第六拐角，所述第一至第六拐角相对于晶粒拐角的座标分别为(661.6 μm±d，3040.9 μm±d)、(1407.9 μm±d，3040.9 μm±d)、(1407.9 μm±d，976.3 μm±d)、(479.5 μm±d，976.3 μm±d)、(479.5 μm±d，1545.3 μm±d)和(661.6 μm±d，1545.3 μm±d)。如申请专利范围第16项所述之功率转换积体电路，其特征在于，所述低端MOSFET的包括第一区域MOSFET、第二区域MOSFET和第三区域MOSFET。如申请专利范围第17项所述之功率转换积体电路，其特征在于，所述第一区域MOSFET的拐角相对于晶粒拐角的座标为(479.5 μm±d，1545.3 μm±d)、(1407.9 μm±d，1545.3 μm±d)、(1407.9 μm±d，976.3 μm±d)和(479.5±μm，976.3 μm±d)；所述第二区域MOSFET的拐角相对于晶粒拐角的座标为(661.6 μm±d，2297.1 μm±d)、(1407.9 μm±d，2297.1 μm±d)、(1407.9 μm±d，1557.1 μm±d)和(661.6 μm±d，1557.1 μm±d)；所述第三区域MOSFET的拐角相对于晶粒拐角的座标为(661.6 μm±d，3040.9 μm±d)、(1407.9 μm±d，3040.9 μm±d)、(1407.9 μm±d，2308.9 μm±d)和(661.6 μm±d，2308.9 μm±d)。如申请专利范围第11项至第18项中任一项所述之功率转换积体电路，其特征在于，所述d不超过160 μm。如申请专利范围第11项至第18项中任一项所述之功率转换积体电路，其特征在于，所述d不超过80 μm。 |
