时间对数位转换器、利用该转换器进行时间对数位转换之方法、及其相关程式或产品 TIME-TO-DIGITAL CONVERTER，

主权项

一种时间对数位转换器，包含至少一延迟元件链，其中该延迟元件链的一状态代表与一将被转换之时间间隔相关的一数位信号，该时间对数位转换器包含：用以将时间中已知位置及/或已知宽度的一校准脉冲注入到该延迟元件链中之装置，用以根据该校准脉冲获取该延迟元件链的一第一实际状态，以及根据与该将被转换之时间间隔相关之一信号获取该延迟元件链的一第二实际状态之装置，用以形成该第一和第二实际状态的一比率之装置，以及用以在将该时间间隔转换为该数位信号时考虑该比率之装置。一种时间对数位转换器，包含至少一延迟元件链，其中该延迟元件链的一状态代表与一将被转换之时间间隔相关的一数位信号，其中该时间对数位转换器包含用以将时间中已知位置及/或已知宽度的一校准脉冲注入到该延迟时间链中的装置，其中该延迟元件链的一第一状态根据该校准脉冲被期望，该时间对数位转换器更包含用以根据该校准脉冲获取该延迟元件链之该实际状态的装置，用以计算该期望的第一状态和该实际状态之间一偏差的装置，以及用以在将该时间间隔转换为该数位信号时考虑该偏差的装置。如申请专利范围第1项或第2项所述之时间对数位转换器，其中一代表该将被转换之时间间隔的脉冲与该校准脉冲被注入到相同的延迟元件链中。如申请专利范围第1项或第2项所述之时间对数位转换器，其中该校准脉冲在一代表该将被转换之时间间隔的脉冲之后及/或之前被注入。如申请专利范围第1项或第2项所述之时间对数位转换器，其中该校准脉冲紧接在一代表该将被转换之时间间隔的脉冲之后及/或之前被注入。如申请专利范围第1项或第2项所述之时间对数位转换器，其中该校准脉冲在代表该将被转换之时间间隔的每一脉冲之后及/或之前被注入。如申请专利范围第1项或第2项所述之时间对数位转换器，其中该校准脉冲在代表该将被转换之时间间隔的两个脉冲之间被注入。如申请专利范围第1项或第2项所述之时间对数位转换器，其中该时间对数位转换器包含至少两个延迟元件链，其中该至少两个延迟元件链的该状态被大量移位暂存器获取到，该等移位暂存器的每一个被连接到该第一链的至少一延迟元件及该第二链的至少一相对应的延迟元件。如申请专利范围第8项所述之时间对数位转换器，其中每一移位暂存器的一资料输入被连接到该第一链的该相对应之延迟元件，且每一移位暂存器的一时钟输入被连接到该第二链的该相对应之延迟元件。如申请专利范围第8项所述之时间对数位转换器，其中该等移位暂存器的数目对应于在该至少两个延迟链之一个内的延迟元件数目。如申请专利范围第8项所述之时间对数位转换器，其中该等移位暂存器具有一深度，该深度对应于测量脉冲的数目加上校准脉冲的数目。如申请专利范围第8项所述之时间对数位转换器，其中根据该校准脉冲的该延迟元件链的该实际状态被储存在该等移位暂存器的一第一级中，且根据一代表该将被转换之时间间隔之脉冲的该延迟元件链之一状态被储存在该等移位暂存器的一第二级中。一种用于利用一时间对数位转换器进行时间对数位转换之方法，该时间对数位转换器包含至少一延迟元件链，其中该延迟元件链的一状态代表与一将被转换之时间间隔相关的一数位信号，其中该方法包含以下步骤：将时间中已知位置及/或已知宽度的一校准脉冲注入到该延迟元件链中，根据该校准脉冲获取该延迟元件链的一第一实际状态，以及根据与该将被转换之时间间隔相关的一信号获取该延迟元件链的一第二实际状态，形成该第一和第二实际状态的一比率，以及在将该时间间隔转换为该数位信号时考虑该比率。一种用于利用一时间对数位转换器进行时间对数位转换之方法，该时间对数位转换器包含至少一延迟元件链，其中该延迟元件链的一状态代表与一将被转换之时间间隔相关的一数位信号，其中该方法包含以下步骤：将时间中已知位置及/或已知宽度的一校准脉冲注入到该延迟元件链中，其中该延迟元件链的一第一状态根据该校准脉冲被期望，根据该校准脉冲获取该延迟元件链的该实际状态，计算该期望的第一状态和该实际状态之间的一偏差，以及在将该时间间隔转换为该数位信号时考虑该偏差。一种软体程式或产品，较佳地被储存在一资料载体上，用于在一资料处理系统如一电脑上运行时，控制或执行申请专利范围第13项或第14项所述之方法。