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La unidad (1, 2, 3) que comprende: una fuente de reloj (CLK1, CLK2) para generar una señal de fuente de reloj (CLK10, CLK20), un primer puerto (BD11, BD21) para comunicarse con una línea de reloj interno (ICLK) y un segundo puerto (BD12, BD22) para comunicarse con una línea de reloj del sistema (SCLK), un dispositivo de bucle de bloqueo de fase (P1, P2) que tiene una característica predeterminada y que sirve para generar una señal de reloj (CLKP1), una sección lógica (MS) para la comunicación con un bus de lógica (L-BUS), la sección lógica determina si la unidad está dedicada como maestra o esclava, caracterizada porque el dispositivo de bucle de bloqueo de fase (P1, P2) genera una señal de reloj (CLKP1, CLKP2), que es derivada desde una señal de reloj sobre la línea de reloj interno (ICLK) o desde la fuente de reloj en la unidad, el primer puerto (BD11; BD21) es bidireccional a fin de llevar la señal de la fuente de reloj a la línea del reloj interno (ICLK) o traer una señal desde la línea del reloj interno al dispositivo de bucle de bloqueo de fase (P1, P2), el segundo puerto (BD12; BD22) es bidireccional a fin de llevar la señal de reloj del dispositivo de bucle de bloqueo de fase (P1, P2) a la línea del reloj del sistema (SCLK) o traer la señal de reloj desde la línea de reloj del sistema a la sección lógica (MS1, MS2), la sección lógica (MS) controla el primer y segundo puertos bidireccionales (BD11; BD12, BD21; BD22) por medio de señales capacitadoras (BD11E; BD12E, BD21E; BD22E) por medio de las cuales la sección lógica (MS) cuando determina que la unidad está dedicada como una unidad maestra, controla la señal de la fuente de reloj (CLK10, CLK20) que se va a exportar a la línea de reloj interno (ICLK) y/o controla la señal generada por el dispositivo de bucle de bloqueo de fase derivada de la señal de reloj de la línea de reloj interno que se va a exportar a la línea del reloj del sistema (SCLK).
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