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一种封装积体电路的方法，该方法包含：将一逻辑晶粒堆叠在一记忆体晶粒上方；将该记忆体晶粒固定至一可挠性基板；以及致能该逻辑晶粒以控制对该记忆体晶粒的存取，以及当对该记忆体晶粒存取时，避免对该记忆体晶粒的非所欲修改。如申请专利范围第1项之方法，包括形成从该基板至该逻辑晶粒的打线接合。如申请专利范围第2项之方法，包括从该逻辑晶粒至该记忆体晶粒打线接合。如申请专利范围第1项之方法，包括只经由该逻辑晶粒提供电性连接至该记忆体晶粒。如申请专利范围第1项之方法，包括提供300个以上的输入/输出至该逻辑晶粒。如申请专利范围第1项之方法，包括形成具有该堆叠逻辑和记忆体晶粒之一封装件，其具有小于1.2毫米的堆叠高度。如申请专利范围第1项之方法，包括使用一应用处理器做为一逻辑晶粒。如申请专利范围第1项之方法，包括在该基板上使用焊接球。如申请专利范围第1项之方法，包括提供一多层聚醯亚胺(polyimide)基板。一种封装积体电路，该电路包含：一可挠性基板；一记忆体晶粒，其固定至该基板；以及一逻辑晶粒，其固定至该记忆体晶粒，该逻辑晶粒适于：控制对该记忆体晶粒的存取，以及当对该记忆体晶粒存取时，避免对该记忆体晶粒的非所欲修改。如申请专利范围第10项之电路，其中该记忆体晶粒比该逻辑晶粒较大。如申请专利范围第10项之电路，包括在该基板上的焊接球。如申请专利范围第10项之电路，其中从该基板至该逻辑晶粒形成打线接合。如申请专利范围第13项之电路，其中从该逻辑晶粒至该记忆体晶粒形成复数个打线接合。如申请专利范围第14项之电路，其中从该基板至该记忆体晶粒的电性连接只经由该逻辑晶粒形成。如申请专利范围第10项之电路，其中该逻辑晶粒是用于一行动电话的一应用处理器。如申请专利范围第10项之电路，包括300个以上的输入/输出至该逻辑晶粒。如申请专利范围第10项之电路，其中该堆叠高度小于1.2毫米。如申请专利范围第10项之电路，其中该可挠性基板包括一聚醯亚胺基板中的多个互连层。 |
