| 主权项 |
1. 一种弹性FPGA逻辑模组电路,包含:一个一级逻辑电路,接收一些一级输入信号并产生一个一级逻辑输出信号以响应该一些一级输入信号;一个二级逻辑电路,包含一些二级FPGA逻辑模组以接收一些二级输入信号并产生一个二级逻辑输出信号以响应该一些二级输入信号;并且结合该一级逻辑电路和该二级逻辑电路的控制电路,接收大量的输入信号,使得该一级逻辑电路接收该大量输入信号的某些一级信号以及该二级逻辑电路接收该大量输入信号的某些二级信号,该控制电路更结合该一级逻辑电路和该二级逻辑电路,而从该一些宽输入信号产生一个单一逻辑输出。2. 如申请专利范围第1项所述之弹性FPGA逻辑模组电路,更包含:一个三级逻辑电路,包含一些三级EPGA逻辑模组以接收输入信号的三级部份并且从该处产生一个三级逻辑输出信号;并且其中该控制电路更包含控制电路,用以选择地和交替地结合该一级逻辑电路和该二级逻辑电路为一个一级组合电路,以及该二级逻辑电路和该三级逻辑电路及一个二级组合电路,或该一级逻辑电路,该二级逻辑电路,和该三级逻辑电路为一个三级组合电路以响应一些宽输入信号并产生一个单一逻辑输出。3. 如申请专利范围第1项所述之弹性FPGA逻辑模组电路,其中该控制电路更包含输入电路以分别接收一些宽输入信号的某些三级信号,而送至来自该一些宽输入信号的该单一逻辑输出。4. 如申请专利范围第1项所述之弹性FPGA逻辑模组电路,其中该一级逻辑电路包含一个宽逻辑电路以接收一些宽的一级输入信号。5. 如申请专利范围第1项所述之弹性FPGA逻辑模组电路,其中该一级逻辑电路包含一个窄逻辑电路。6. 如申请专利范围第1项所述之弹性FPGA逻辑模组电路,其中该一级逻辑电路包含一个宽逻辑电路用以接收一些宽一级输入信号,并且该二级逻辑电路包含一个窄逻辑电路用以接收一些二级窄输入信号。7. 如申请专利范围第1项所述之弹性FPGA逻辑模组电路,其中该控制电路包含,多工器电路用来连接该一级逻辑电路和该二级逻辑电路以选择性的导引该一级逻辑输出信号并直接输出至外部电路或该二级逻辑电路。8. 如申请专利范围第1项所述之弹性FPGA逻辑模组电路,其中该一级逻辑电路和该二级逻辑电路包含功能相等的逻辑电路,以接收相等数量的输入并产生相等数量的输出。9. 一种选择性地结合一些逻辑模组电路的方法,用来产生逻辑输出信号以响应变动宽度的输入信号,包含下列步骤:一个一级逻辑电路用来产生一个一级逻辑输出信号以响应一些一级输入信号;在一个二级逻辑电路接收一些二级输入信号用来产生一个二级逻辑输出信号以响应一些二级输入信号;在一个包含一些二级FPGA逻辑模组的逻辑电路接收一些二级输入信号;产生一个二级逻辑输出信号以响应一些二级输入信号;结合一级逻辑电路和二级逻辑电路以接收一些宽输入信号,使得一级逻辑电路接收一些宽输入信号的某些一级信号,并使得二级逻辑电路接收一些宽输入信号的某些二级信号;并且结合一级逻辑电路和二级逻辑电路而从一些宽输入信号产生一个单一逻辑输出。10. 如申请专利范围第9项所述之方法,更包含下列步骤:在一个三级逻辑电路接收一些三级输入信号,并从该处产生一个三级逻辑输出信号;并且选择性地并交替性地结合一级逻辑电路和三级逻辑电路为一个一级组合信号,该二级逻辑电路和三级逻辑电路为一个二级组合电路,或者是一级逻辑电路,二级逻辑电路,和三级逻辑电路为一个三级组合电路以响应一些宽输入信号并产生一个单一逻辑输出。11. 如申请专利范围第9项所述之方法,更包含从一些宽输入信号分别接收某些三级信号的步骤并且由一些宽输入信号送至单一逻辑输出。12. 如申请专利范围第9项所述之方法,更包含在一级逻辑电路的宽逻辑电路中接收一些一级宽输入信号的方法。13. 如申请专利范围第9项所述之方法,更包含在一级逻辑电路中接收一些一级窄输入信号的步骤。14. 如申请专利范围第9项所述之方法,更包含在一级逻辑电路的宽逻辑电路中接收一些一级宽输入信号的步骤,并且包含在二级逻辑电路的窄逻辑电路中接收一些二级窄输入信号的步骤。15. 如申请专利范围第9项所述之方法,更包含选择性地导引一级逻辑输出信号而直接输出至外部电路或二级逻辑电路的步骤并且使用多工器电路连接一级逻辑电路和二级逻辑电路。16. 如申请专利范围第9项所述之方法,更包含在一级逻辑电路和二级逻辑电路中接收等量输入的步骤并且藉着在输入中执行相同功能而从一级逻辑电路和二级逻辑电路产生等量的输出。17. 一种形成弹性FPGA逻辑模组电路的方法,包含下列步骤:形成一个一级逻辑电路用来接收一些一级输入信号并且产生一个一级逻辑输出信号以响应一些一级输入信号;形成一个二级逻辑电路用来接收一些二级FPGA逻辑模组和接收一些二级输入信号并且产生一个二级逻辑输出信号以响应一些二级输入信号;并且形成控制电路用来结合一级逻辑电路和二级逻辑电路,以接收一些宽输入信号,使得一级逻辑电路接收一些宽输入信号的某些一级信号并且二级逻辑电路接收一些宽输入信号的某些二级信号,控制电路更结合了一级逻辑电路和二级逻辑电路而从一些宽输入信号产生一个单一逻辑输出。18. 如申请专利范围第17项所述之方法,更包含:形成一个三级逻辑电路用来接收一些三级FPGA逻辑模组和接收输入信号的三级部份并且从那儿产生一个三级逻辑输出信号;并且更进一步形成控制电路用来选择性地和交替性的结合一级逻辑电路和三级逻辑电路为一个一级组合信号,结合二级逻辑电路和三级逻辑电路为一个二级组合电路,或者是结合一级逻辑电路,二级逻辑电路,和三级逻辑电路为一个三级组合电路以响应一些宽输入信号并产生一个单一逻辑输出。19. 如申请专利范围第17项所述之方法,更包含形成控制电路的步骤来配合输入电路,分别地接收该一些宽输入信号的某些三级信号并且从该一些宽输入信号送至该单一逻辑输出。20. 如申请专利范围第17项所述之方法,更包含形成一级逻辑电路的步骤而使其包含一个宽逻辑电路用以接收一些宽输入信号。21. 如申请专利范围第17项所述之方法,更包含形成一级逻辑电路的步骤而使其包含一个窄逻辑电路用以接收一些窄输入信号。22. 如申请专利范围第17项所述之方法,更包含形成一级逻辑电路的步骤而使其包含一个宽逻辑电路用以接收一些宽输入信号,并且形成二级逻辑电路而使其包含一个窄逻辑电路用以接收一些二级窄输入信号。23. 如申请专利范围第17项所述之方法,更包含形成一级逻辑模组和二级逻辑模组的步骤,而其功能上相等于用来接收等量输入和产生等量输出的逻辑电路。图示简单说明:图1说明本发明的实施例,包含X,Y,Z型式的模组;图2说明本实施例之X模组的例子;图3说明本实施例之Y模组的安装;以及 |
