| 主权项 |
一种三态输入/输出埠，包含：一三态逻辑方块，其输入端接收为一资料及一启动讯号，其中当该启动讯号被启动时，若该资料为高态时，输出端则被拉高态；若该资料为低态时，输出端则被拉低态；一弱缓冲器，其输入端及输出端皆与该三态逻辑方块的输出端相接，其中当该三态逻辑方块的输出由低态转高态时，该弱缓冲器会作用并维持该三态逻辑方块的输出为弱高态，或者当该三态逻辑方块的输出由高态转低态时，该弱缓冲器会作用并维持该三态逻辑方块的输出为弱低态；及一延迟输出方块，其输入端连接该三态逻辑方块的输出端，该延迟输出方块的输出端回授至该三态逻辑方块，其中当该弱缓冲器维持该三态逻辑方块的输出为弱高态或弱低态时，该延迟输出方块将使得该三态逻辑方块拉高态的能力或拉低态的能力被关掉。如申请专利范围第1项所述之三态输入/输出埠，其中当该三态逻辑方块包括：一拉强高态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；以及一拉强低态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；其中，当该三态逻辑方块输出高态时，该拉强高态方块的拉高态能力被关掉，以及当该三态逻辑方块输出低态时，该拉强低态方块的拉低态能力被关掉。如申请专利范围第2项所述之三态输入/输出埠，其中该拉强高态方块包括：一反及闸，其输入端连接至该资料、该启动信号、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反及闸输出端，源极连接至一电压源，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第2项所述之三态输入/输出埠，其中该拉强低态方块包括：一反闸，其输入端连接至该启动信号；一反或闸，其输入端连接至该资料、该反闸输出端、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反或闸输出端，源极连接至一接地电压，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第1项所述之三态输入/输出埠，其中当该三态逻辑方块包括：一拉强高态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；以及一拉强低态方块，连接至该资料、与该启动信号；其中，当该三态逻辑方块输出高态时，该拉强高态方块的拉高态能力被关掉。如申请专利范围第5项所述之三态输入/输出埠，其中该拉强高态方块包括：一反及闸，其输入端连接至该资料、该启动信号、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反及闸输出端，源极连接至一电压源，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第5项所述之三态输入/输出埠，其中该拉强低态方块包括：一反闸，其输入端连接至该启动信号；一反或闸，其输入端连接至该资料、与该反闸输出端；以及一电晶体，闸极连接至该反或闸输出端，源极连接至一接地电压，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第1项所述之三态输入/输出埠，其中当该三态逻辑方块包括：一拉强高态方块，连接至该资料、与该启动信号；以及一拉强低态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；其中，当该三态逻辑方块输出低态时，该拉强低态方块的拉低态能力被关掉。如申请专利范围第8项所述之三态输入/输出埠，其中该拉强高态方块包括：一反及闸，其输入端连接至该资料、与该启动信号；以及一电晶体，闸极连接至该反及闸输出端，源极连接至一电压源，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第8项所述之三态输入/输出埠，其中该拉强低态方块包括：一反闸，其输入端连接至该启动信号；一反或闸，其输入端连接至该资料、该反闸输出端、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反或闸输出端，源极连接至一接地电压，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第1项所述之三态输入/输出埠，其中当该三态逻辑方块的启动讯号未被启动时，则此三态逻辑方块没有作用。如申请专利范围第1项所述之三态输入/输出埠，其中该弱缓冲器系由二个串联的相反器组成。如申请专利范围第12项所述之三态输入/输出埠，其中该弱缓冲器系由一相反器串联一弱相反器组成。如申请专利范围第13项所述之三态输入/输出埠，其中该弱相反器系由一弱P型金氧半场效电晶体和弱N型金氧半场效电晶体所组成。如申请专利范围第14项所述之三态输入/输出埠，其中该弱P型金氧半场效电晶体和该弱N型金氧半场效电晶体系为长通道元件。如申请专利范围第1项所述之三态输入/输出埠，其中该弱缓冲器更包含该三态逻辑方块的启动讯号输入，该三态逻辑方块的启动讯号被启动时，该弱缓冲器才作用。如申请专利范围第1项所述之三态输入/输出埠，其中该延迟输出方块更含一延迟器及一相反器。如申请专利范围第17项所述之三态输入/输出埠，其中该延迟器系利用多个缓冲器串接组成。如申请专利范围第17项所述之三态输入/输出埠，其中该延迟器系利用设计一电晶体的临限电压调整所需的延迟时间。一种控制三态输入/输出埠的方法，其中该三态输入/输出埠包含一三态逻辑方块、一弱缓冲器及一延迟输出方块，该弱缓冲器其输入端及输出端皆与该三态逻辑方块的输出端相接，且该延迟输出方块其输入端连接该三态逻辑方块的输出端，输出端则回授至该三态逻辑方块，该方法包括下列步骤：当该三态逻辑方块的输出端由低态转高态时，控制该弱缓冲器使得该三态输入/输出埠的输出端为弱高态，或者，当该三态逻辑方块的输出端由高态转低态时，控制该弱缓冲器使得该三态输入/输出埠的输出端为弱低态；以及当该弱缓冲器维持该三态逻辑方块的输出为弱高态或弱低态时，控制该延迟输出方块使得该三态逻辑方块拉高态或拉低态的能力被关掉。如申请专利范围第20项所述之控制三态输入/输出埠的方法，其中当该三态逻辑方块包括：一拉强高态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；以及一拉强低态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；其中，当该三态逻辑方块输出高态时，该拉强高态方块的拉高态能力被关掉，以及当该三态逻辑方块输出低态时，该拉强低态方块的拉低态能力被关掉。如申请专利范围第21项所述之控制三态输入/输出埠的方法，其中该拉强高态方块包括：一反及闸，其输入端连接至该资料、该启动信号、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反及闸输出端，源极连接至一电压源，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第21项所述之控制三态输入/输出埠的方法，其中该拉强低态方块包括：一反闸，其输入端连接至该启动信号；一反或闸，其输入端连接至该资料、该反闸输出端、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反或闸输出端，源极连接至一接地电压，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第20项所述之控制三态输入/输出埠的方法，其中当该三态逻辑方块包括：一拉强高态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；以及一拉强低态方块，连接至该资料、与该启动信号；其中，当该三态逻辑方块输出高态时，该拉强高态方块的拉高态能力被关掉。如申请专利范围第24项所述之控制三态输入/输出埠的方法，其中该拉强高态方块包括：一反及闸，其输入端连接至该资料、该启动信号、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反及闸输出端，源极连接至一电压源，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第24项所述之控制三态输入/输出埠的方法，其中该拉强低态方块包括：一反闸，其输入端连接至该启动信号；一反或闸，其输入端连接至该资料、与该反闸输出端；以及一电晶体，闸极连接至该反或闸输出端，源极连接至一接地电压，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第20项所述之控制三态输入/输出埠的方法，其中当该三态逻辑方块包括：一拉强高态方块，连接至该资料、与该启动信号；以及一拉强低态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；其中，当该三态逻辑方块输出低态时，该拉强低态方块的拉低态能力被关掉。如申请专利范围第27项所述之控制三态输入/输出埠的方法，其中该拉强高态方块包括：一反及闸，其输入端连接至该资料、与该启动信号；以及一电晶体，闸极连接至该反及闸输出端，源极连接至一电压源，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第27项所述之控制三态输入/输出埠的方法，其中该拉强低态方块包括：一反闸，其输入端连接至该启动信号；一反或闸，其输入端连接至该资料、该反闸输出端、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反或闸输出端，源极连接至一接地电压，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第20项所述之控制三态输入/输出埠的方法，其中该三态逻辑方块，其输入端接收一资料及一启动讯号，当该启动讯号被启动时，若该资料为高态时，输出端则被拉高态；若该资料为低态时，输出端则被拉低态。如申请专利范围第20项所述之控制三态输入/输出埠的方法，其中该弱缓冲器系由二个串联的相反器组成。如申请专利范围第31项所述之控制三态输入/输出埠的方法，其中该弱缓冲器系由一相反器串联一弱相反器组成。如申请专利范围第32项所述之控制三态输入/输出埠的方法，其中该弱相反器系由一弱P型金氧半场效电晶体和弱N型金氧半场效电晶体所组成。如申请专利范围第33项所述之控制三态输入/输出埠的方法，其中该弱P型金氧半场效电晶体和该弱N型金氧半场效电晶体系为长通道元件。如申请专利范围第20项所述之控制三态输入/输出埠的方法，其中该延迟输出方块更含一延迟器及一相反器。如申请专利范围第35项所述之控制三态输入/输出埠的方法，其中该延迟器系利用多个缓冲器串接组成。如申请专利范围第35项所述之控制三态输入/输出埠的方法，其中该延迟器系利用设计一电晶体的临限电压调整所需的延迟时间。一种共用汇流排的复数个三态输入/输出埠，其中该些三态输入/输出埠包含：复数个三态输入/输出埠，其输出端皆连接至一汇流排；以及一弱缓冲器，其输入端及输出端皆与该汇流排相接；其中，当汇流排由低态转高态时，该弱缓冲器会作用并维持该汇流排为弱高态，且此时该些三态输入/输出埠拉高态的能力被关掉，或者当该汇流排由高态转低态时，该弱缓冲器会作用并维持该汇流排为弱低态，且此时该些三态输入/输出埠拉低态的能力被关掉。如申请专利范围第38项所述之共用汇流排的复数个三态输入/输出埠，其中每一三态输入/输出埠其输入端接收为一资料及一启动讯号，其中当该启动讯号被启动时，若该资料为高态时，输出端则被拉高态；若该资料为低态时，输出端则被拉低态。如申请专利范围第39项所述之共用汇流排的复数个三态输入/输出埠，其中每一三态输入/输出埠包含一拉强高态方块、一拉强低态方块，和一延迟输出方块。其中该拉强高态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；该拉强低态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；以及该延迟输出方块，其输入端连接该三态输入/输出埠的输出端。其中，当该三态输入/输出埠输出高态时，该拉强高态方块的拉高态能力被关掉，以及当该三态输入/输出埠输出低态时，该拉强低态方块的拉低态能力被关掉。如申请专利范围第40项所述之共用汇流排的复数个三态输入/输出埠，其中该拉强高态方块包括：一反及闸，其输入端连接至该资料、该启动信号、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反及闸输出端，源极连接至一电压源，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第40项所述之共用汇流排的复数个三态输入/输出埠，其中该拉强低态方块包括：一反闸，其输入端连接至该启动信号；一反或闸，其输入端连接至该资料、该反闸输出端、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反或闸输出端，源极连接至一接地电压，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第39项所述之共用汇流排的复数个三态输入/输出埠，其中每一三态输入/输出埠包含一拉强高态方块、一拉强低态方块，和一延迟输出方块。其中该拉强高态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；该拉强低态方块，连接至该资料、与该启动信号；以及该延迟输出方块，其输入端连接该三态输入/输出埠的输出端。其中，当该三态输入/输出埠输出高态时，该拉强高态方块的拉高态能力被关掉。如申请专利范围第43项所述之共用汇流排的复数个三态输入/输出埠，其中该拉强高态方块包括：一反及闸，其输入端连接至该资料、该启动信号、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反及闸输出端，源极连接至一电压源，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第43项所述之共用汇流排的复数个三态输入/输出埠，其中该拉强低态方块包括：一反闸，其输入端连接至该启动信号；一反或闸，其输入端连接至该资料、与该反闸输出端；以及一电晶体，闸极连接至该反或闸输出端，源极连接至一接地电压，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第39项所述之共用汇流排的复数个三态输入/输出埠，其中每一三态输入/输出埠包含一拉强高态方块、一拉强低态方块，和一延迟输出方块。其中该拉强高态方块，连接至该资料、与该启动信号；该拉强低态方块，连接至该资料、该启动信号、与该延迟输出方块的输出端；以及该延迟输出方块，其输入端连接该三态输入/输出埠的输出端。其中，当该三态输入/输出埠输出低态时，该拉强低态方块的拉低态能力被关掉。如申请专利范围第46项所述之共用汇流排的复数个三态输入/输出埠，其中该拉强高态方块包括：一反及闸，其输入端连接至该资料、与该启动信号；以及一电晶体，闸极连接至该反及闸输出端，源极连接至一电压源，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第46项所述之共用汇流排的复数个三态输入/输出埠，其中该拉强低态方块包括：一反闸，其输入端连接至该启动信号；一反或闸，其输入端连接至该资料、该反闸输出端、与该延迟输出方块的输出端；以及一电晶体，闸极连接至该反或闸输出端，源极连接至一接地电压，汲极连接至该三态输入/输出埠的输出端。如申请专利范围第40项所述之共用汇流排的复数个三态输入/输出埠，其中该延迟输出方块更含一延迟器及一相反器。如申请专利范围第49项所述之共用汇流排的复数个三态输入/输出埠，其中该延迟器系利用多个缓冲器串接组成。如申请专利范围第49项所述之共用汇流排的复数个三态输入/输出埠，其中该延迟器系利用设计一电晶体的临限电压调整所需的延迟时间。如申请专利范围第43项所述之共用汇流排的复数个三态输入/输出埠，其中该延迟输出方块更含一延迟器及一相反器。如申请专利范围第52项所述之共用汇流排的复数个三态输入/输出埠，其中该延迟器系利用多个缓冲器串接组成。如申请专利范围第52项所述之共用汇流排的复数个三态输入/输出埠，其中该延迟器系利用设计一电晶体的临限电压调整所需的延迟时间。如申请专利范围第46项所述之共用汇流排的复数个三态输入/输出埠，其中该延迟输出方块更含一延迟器及一相反器。如申请专利范围第55项所述之共用汇流排的复数个三态输入/输出埠，其中该延迟器系利用多个缓冲器串接组成。如申请专利范围第55项所述之共用汇流排的复数个三态输入/输出埠，其中该延迟器系利用设计一电晶体的临限电压调整所需的延迟时间。如申请专利范围第38项所述之共用汇流排的复数个三态输入/输出埠，其中该弱缓冲器系由二个串联的相反器组成。如申请专利范围第58项所述之共用汇流排的复数个三态输入/输出埠，其中该弱缓冲器系由一相反器串联一弱相反器组成。如申请专利范围第59项所述之共用汇流排的复数个三态输入/输出埠，其中该弱相反器系由一弱P型金氧半场效电晶体和弱N型金氧半场效电晶体所组成。如申请专利范围第60项所述之共用汇流排的复数个三态输入/输出埠，其中该弱P型金氧半场效电晶体和该弱N型金氧半场效电晶体系为长通道元件。 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