| 主权项 |
1.一种用于降低电子系统中之第一个信号与第二个信号间的时间错开之电路,该电子系统中具有得自一共同输入信号及自该输入信号延迟之第一个信号及第二个信号,该电路包括:第一可变延迟电路,将共同输入信号耦合至第一个信号用于产生在共同输入信号与第一信号之间一可变延迟;第二可变延迟电路,将共同输入信号耦合至第二个信号用于产生共同输入信号及第二个信号间之一可变延迟;一个比较电路用于比较第一个信号与第二个信号及用于指出其间之相对时间错开;第一调整电路,用于调整第一可变延迟电路之延迟以回应由比较电路指示之相对时间错开;及第二调整电路,用于调整第二可变延迟电路之延迟以回应由比较电路指示之时间错开。2.如申请专利范围第1项之电路,其中:第一调整电路在第一信号被指出为滞后第二信号时降低第一可变延迟电路之延迟,及在第一信号被指出为超前第二信号时,增加第一可变延迟电路之延迟。3.如申请专利范围第2项之电路,其中:第二调整电路在第二信号被指出为滞后第一信号时,降低第二可变延迟电路之延迟,及在第二信号被指出超前第一信号时,增加第二可变延迟电路之延迟。4.如申请专利范围第1项之电路,其中:第一可变延迟电路提供一可选择之最大延迟,并提供不超过所选之最大延迟范围内之一可变延迟;及第二可变延迟电路提供一可选泽之最大延迟,并提供不超过所选之最大延迟范围内之一可变延迟。5.如申请专利范围第4项之电路,其中:每一第一及第二可变延迟电路回应一各别选择信号以选出各别选出之最大延迟。6.如申请专利范围第5项之电路,其中:第一可变延迟电路回应一来自第一调整电路之控制信号以控制其可变延迟;及第二可变延迟电路回应一来自第二调整电路之控制信号以控制其可变延迟。7.如申请专利范围第6项之电路,其中:每个第一及第二可变延迟电路包括多数串联闸以提供各别可变之延迟。8.如申请专利范围第7项之电路,其中:每个第一及第二可变延迟电路包括一各别电路,回应该各别选出之信号以选出数个串联闸以提供可变延迟。9.如申请专利范围第7项之电路,其中:实际上所有该串联闸每一均含有一可变电阻电容负载电路于其输出以回应由可变延迟电路收到之控制信号。10.如申请专利范围第9项之电路,其中:实际上所有可变电阻电容负载电路包括一连接至一电容负载之可变电阻电路。11.如申请专利范围第10项之电路,其中:实际上所有可变电阻电路各包括一IGFET电晶体,其含有一连接之闸终端以接收由各别可变延迟电路收到之各别控制信号。12.如申请专利范围第7项之电路,其中:每一个多数串联包括偶数个之多数串联之反相器。13.如申请专利范围第3项之电路,其中:该比较电路包括一相位侦测器回应该第一及第二信号,用于根据第一及第二信号间之时间错开以产生输出信号,该输出信号则被耦合至第一及第二调整电路。14.如申请专利范围第1项之电路,其中:第一及第二信号系取自一信号分布网路上之对称而对应位置。15.如申请专利范围第14项之电路,其中:该信号分布网路构成一H型之分布树。l6.如申请专利范围第14项之电路,其中:该第一及第二信号系取自位于单一积体电路中之对称对应之位置。17.如申请专利范围第14项之电路,其中:该第一及第二信号系取自于并非单一积体电路中对称而对应之位置。18.如申请专利范围第1项之电路,其中:该第一及第二信号为时脉信号。19.如申请专利范围第1项之电路,其中:该第一调整电路包括一启动能力以启动第一可变延迟电路之可变延迟至一接近选择之最大延迟之中点延迟之値。20.如申请专利范围第19项之电路,其中:该第一调整电流包括一启动能力以启动一输出控制信号至一等于电源供应电压之一半之电压。21.如申请专利范围第13项之电路,其中:该第一调整电路包括第一充电泵具有相反之电流源电路,分别耦合至一积分电容器以回应自相位侦测器电路之各别输出信号。22.如申请专利范围第21项之电路,其中:该第二调整电路包括第二充电泵,具有相反之电流源电路,各别耦合至一积分电容器以回应自相位侦测器电路之各别输出信号;及该第二充电泵系对称连接至相位侦测器以与第一充电泵反向回应相位侦测器输出信号之一组。23.如申请专利范围第1项之电路,其中:该第一及第二可变延迟电路分别位于与载负共同输入信号之信号线附近。24.如申请专利范围第1项之电路,其中:该第一可变延迟电路实体上位于载负第一信号之信号线附近;及该第二可变延迟电路实体上位于载负第二信号之信号线附近。25.一种用于降低电子系统中之第一信号与第二信号间的时间错开之电路,该电子系统中具有第一信号及第二信号均得自一共同输入信号并自该共同输入信号延迟,该电路包括:第一可变延迟电路,将共同输入信号耦合至第一信号以产生在共同输入信号与第一信号间之可变延迟;第二可变延迟电路,将共同输入信号耦合至第二信号以在共同输入信号与第二信号之间产生一可变延迟;一相位侦测器回应第一及第二信号,以将第一信号与第二信号比较及根据第一信号及第二信号间之相对相位差供产生输出信号;一第一充电泵回应相位侦测器输出信号及在输出产生一控制信号以便在相位侦测器之输出信号指示第一信号滞后第二信号时,降低第一可变延迟电路之延迟,及在相位侦测器输出信号指出第一信号超前第二信号时,增加第一可变延迟电路延迟;及第二充电泵回应相位侦测器之输出信号,以便在相位侦测器输出信号指出第二信号滞后第一信号时,降低第二可变延迟电路之延迟,及在相位侦测器输出信号指出第二信号为超前第一信号时,增加第二可变延迟电路之延迟。26.如申请专利范围第25项之电路,其中:该相位侦测器包括第一及第二输出信号以沟通相对相位差;该第一充电泵包括第一及第二输入以接收与相位检波器之第一输出及第二输出连接之相对相位差;及该第二充电泵包括第一及第二输输入以接收与相位检波器之第一及第二输出连接之相对相位差。27.如申请专利范围第25项之电路,其中:第一可变延迟电路提供一可选择之最大延迟,并包括一选择输入接线以接收一选择信号供选择一最大延迟及提供一不超过选择之最大延迟之范围内之可变延迟,及包括一控制输入接线以接收来自第一充电泵之一控制信号以控制其可变延迟;及第二可变延迟电路提供一可选择之最大延迟,包括一选择输入接线以供接收一选择信号供选择一最大延迟及提供一不超过选择之最大延迟范围之可变延迟,包括一控制输入接线以接收自第二充电泵之一控制信号以控制其可变延迟。28.如申请专利范围第27项之电路,其中每个第一及第二可变延迟电路包括:一各别的多数串联闸以提供各别可变延迟;及一各别的电路,回应各别选择信号以选择成逻辑连接之串联闸之数目以提供各别的可变延迟。29.如申请专利范围第28项之电路,其中:实质上所有串联闸,每一均包括一输出,一各别可变电阻电容负载电路回应由各别可变延迟电路接收之控制信号;及实质上所有可变电阻电容负载电路每一均包括一可变电阻电路与一电容负载连接。30.如申请专利范围第29项之电路,其中:实质上所有可变电阻电路每一均包括一IGFET电晶体,具有一闸终端连接后以接收各别控制信号。31.如申请专利范围第30项之电路,其中:多数串联闸每闸均包括一多数各别偶数之串联连接之反相器。32.如申请专利范围第25项之电路,其中:该第一及第二信号为取自单一积体电路中之信号分布网路上之对称而对应位置。33.如申请专利范围第32项之电路,其中:该信号分布网路形成一H分布树。34.如申请专利范围第27项之电路,其中:该第一及第二充电泵每一均包含一启动能力以启动各别输出控制信号至一与电源供应电压之一半相等之电压,以各别启动第一及第二可变延迟电路之可变延迟至一値,该値接近选择之最大延迟之中点延迟。35.如申请专利范围第34项之电路,其中:该第一充电泵包括相反电流源电路各别耦合到其输出之一积体电容器以回应各别相位侦测器输出信号;该第二充电泵包括相反电流源电路各别耦合到其输出之一积体电容器以回应各别相位侦测器输出信号;及该第二充电泵系对称连接至相位侦测器以回应与第一充电泵之相反方向之一组相位侦测器输出信号。36.如申请专利范围第32项之电路,其中:该第一及第二可变延迟电路各位于与载负共同输入信号之信号线附近。37.如申请专利范围第32项之电路,其中:该第一可变延电路实体上位于与载负第一信号之信号线附近;及该第二可变延迟电路实体上位于与载负第二信号之信号线附近。38.一种用于降低数位系统中之第一及第二信号间的时间错开之电路,该数位系统中具有第一及第二信号均系得自一共同输入信号并与其延迟,该电路包括:第一可变延迟装置将共同输入信号耦合至第一信号,以产生在共同输入信号与第一信号间之可变延迟;第二可变延迟装置将共同输入信号耦合至第二信号以供产生一在共同输入信号与第二信号间之可变延迟;比较装置用以比较第一信号与第二信号及供指示其间之相对时间错开;第一调整装置供调整第一可变延迟装置之延迟以回应由比较装置指出之相对时间错开;及第二调整装置供调整第二可变延迟装置之延迟以回应由比较装置指出之相对时间错开。39.如申请专利范围第38项之电路,其中:第一调整装置在第一信号被指出为滞后第二信号时,降低第一可变延迟装置之延迟,及在第一信号系超前第二信号时,则增加第一可变装置之延迟。40.如申请专利范围第39项之电路,其中:第二调整装置在第二信号被指出为滞后第一信号时,则降低第二可变延迟装置之延迟,及在第二信号被指出为超前第一信号时,即增加第二可变延迟装置之延迟。41.如申请专利范围第38项之电路,其中:每一个第一及第二可变延迟装置均提供可选择之最大延迟。42.如申请专利范围第38项之电路,其中每一第一及第二可变延迟装置包括:多数串联闸,以提供各别可变延迟;及回应各别选择信号以构成各别最大选择之延迟之装置,以选择提供可变延迟之串联闸之数目。43.如申请专利范围第38项之电路,其中:该第一及第二信号为取自一单一积体电路中之对称而对应之时脉信号。44.如申请专利范围第38项之电路,其中:该第一及第二可变延迟装置各自位于与载负共同输入信号之信号线附近。45.一种用于降低电子系统中之第一及第二信号间的时间错开之方法,该电子系统中具有第一及第二信号均获自及延迟自一共同输入信号,该方法包括下列步骤:提供一个第一可变延迟电路将共同输入信号耦合至第一信号,以产生在共同输入信号及第一信号间之可变延迟;提供第二可变延迟电路将共同输入信号耦合至第二信号以产生在共同输入信号与第二信号之间的可变延迟;提供一比较电路供比较第一与第二信号及供指出该二信号间之相对时间错开;提供一个第一调整电路以调整第一可变延迟电路之延迟以回应由比较电路所指出之相对时间错开;及提供第二调整电路以调整第二可变延迟电路之延迟以回应由比较电路所指出之时间错开。46.如申请专利范围第45项之方法,其中:第一调整电路在第一信号被指出为滞后第二信号时,降低第一可变延迟电路之延迟,及在第一信号被指出为超前第二信号时,即增加第一可变延迟电路之延迟。47.如申请专利范围第46项之方法,其中:第二调整电路在第二信号被指出滞后第一信号时,即降低第二可变延迟电路之延迟,在第二信号被指出为超前第一信号时,则增加第二可变延迟电路之延迟。48.如申请专利范围第45项之方法,其中:第一可变延迟电路提供一可选择之最大延迟,及提供一在选择之最大延迟范围内之可变延迟;及第二可变延迟电路提供一可选择之最大延迟,及提供一在选择之最大延迟范围内之一可变延迟。49.如申请专利范围第45项之方法,其中:该第一及第二信号均得自于罩一积体电路中之单分布网路上之对称而对应之位置。50.如申请专利范围第49项之方法,其中:该第一及第二可变延迟电路之实体上位置在与载负共同输入信号之信号线之附近。图示简单说明:第一图为安排成一分布树习知技术之信号分布网路之空间代表。第二图为本发明之双延迟锁定回路之概略图。第三图为第二图所示之双延迟锁定回路中之相位侦测器之概略图。第四图为第二图中之双延迟锁定回路中有用之充电泵之概略图。第五图为用于一可变延迟电路之二个可变延迟级之概略图。第六图为可用于第二图中之双延迟锁定回路中使用之第五图中所示之并入延迟级之可变延迟电路之概图。第七图为第二图中所示之双延迟锁定回路之不同作业信号之波形。第八图为安排成一H分布树之信号分布网路之空间代表,及显示一实施例之第二图中之双延迟锁定回路之各主要部份之实际位置。 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