| 主权项 |
一种记忆胞，适于配置于一透明基板上，该记忆胞包括：一岛状多晶矽层(poly-island)，配置于该透明基板上，其中该岛状多晶矽层包括一源极掺杂区、一汲极掺杂区以及一位于该源极掺杂区与该汲极掺杂区之间的通道区；一第一介电层，配置于该岛状多晶矽层上；一阻陷层，配置于该第一介电层上；一第二介电层，配置于该阻陷层上；以及一控制闸极，配置于该第二介电层上。如申请专利范围第1项所述之记忆胞，其中该源极掺杂区与该汲极掺杂区为N型掺杂区。如申请专利范围第1项所述之记忆胞，其中该第一介电层之材质为二氧化矽，该阻陷层之材质为氮化矽，而该第二介电层之材质为二氧化矽。如申请专利范围第1项所述之记忆胞，其中该控制闸极位于该通道区的上方。如申请专利范围第1项所述之记忆胞，其中该控制闸极位于该通道区、该源极掺杂区之部分区域以及该汲极掺杂区之部分区域的上方。如申请专利范围第1项所述之记忆胞，其中该岛状多晶矽层更包括一位于该通道区与该汲极掺杂区之间的电荷诱发掺杂区，且该电荷诱发掺杂区位于该控制闸极下方。如申请专利范围第6项所述之记忆胞，其中该电荷诱发掺杂区的宽度小于或等于该通道区的宽度。如申请专利范围第6项所述之记忆胞，其中该电荷诱发掺杂区为P型掺杂区。如申请专利范围第1项所述之记忆胞，更包括一缓冲层，配置于该透明基板与该岛状多晶矽层之间。如申请专利范围第1项所述之记忆胞，更包括：一源极接触金属，与该源极掺杂区电性连接；以及一汲极接触金属，与该汲极掺杂区电性连接。一种画素结构，适于配置于一透明基板上并与一扫描线以及一资料线电性连接，该画素结构包括：一主动元件；一画素电极，透过该主动元件于该扫描线以及该资料线电性连接；一控制电路；一记忆胞，电性连接于该控制电路与该画素电极之间，其中该记忆胞包括：一岛状多晶矽层，配置于该透明基板上，其中该岛状多晶矽包括一源极掺杂区、一汲极掺杂区以及一位于该源极掺杂区与该汲极掺杂区之间的通道区；一第一介电层，配置于该岛状多晶矽层上；一阻陷层，配置于该第一介电层上；一第二介电层，配置于该阻陷层上；以及一控制闸极，配置于该第二介电层上。如申请专利范围第11项所述之画素结构，其中该主动元件包括一薄膜电晶体。如申请专利范围第11项所述之画素结构，其中该控制电路包括一薄膜电晶体。如申请专利范围第11项所述之画素结构，其中该源极掺杂区与该汲极掺杂区为N型掺杂区。如申请专利范围第11项所述之画素结构，其中该第一介电层之材质为二氧化矽，该阻陷层之材质为氮化矽，而该第二介电层之材质为二氧化矽。如申请专利范围第11项所述之画素结构，其中该控制闸极位于该通道区的上方。如申请专利范围第11项所述之画素结构，其中该控制闸极位于该通道区、该源极掺杂区之部分区域以及该汲极掺杂区之部分区域的上方。如申请专利范围第11项所述之画素结构，其中该岛状多晶矽层更包括一位于该通道区与该汲极掺杂区之间的电荷诱发掺杂区，且该电荷诱发掺杂区位于该控制闸极下方。如申请专利范围第18项所述之画素结构，其中该电荷诱发掺杂区的宽度小于或等于该通道区的宽度。如申请专利范围第18项所述之画素结构，其中该电荷诱发掺杂区为P型掺杂区。如申请专利范围第11项所述之画素结构，更包括一缓冲层，配置于该透明基板与该岛状多晶矽层之间。如申请专利范围第11项所述之画素结构，更包括：一源极接触金属，与该源极掺杂区电性连接；以及一汲极接触金属，与该汲极掺杂区电性连接。一种记忆胞的制造方法，包括：于一透明基板上形成一岛状多晶矽层，其中该岛状多晶矽层包括一源极掺杂区、一汲极掺杂区以及一位于该源极掺杂区与该汲极掺杂区之间的通道区；于该岛状多晶矽层上依序形成一第一介电层、一阻陷层以及一第二介电层；以及于该第二介电层上形成一控制闸极。如申请专利范围第23项所述之记忆胞的制造方法，其中该岛状多晶矽层的形成方法包括：于该透明基板上形成一非晶矽层；藉由热退火制程使该非晶矽层再结晶成一多晶矽层；图案化该多晶矽层；以及对该多晶矽层进行掺杂，以形成该源极掺杂区、该汲极掺杂区以及该通道区。如申请专利范围第24项所述之记忆胞的制造方法，其中该热退火制程包括准分子雷射热退火制程(ELA process)。如申请专利范围第24项所述之记忆胞的制造方法，其中该源极掺杂区与该汲极掺杂区的形成方法包括对该多晶矽层进行N型掺杂。如申请专利范围第24项所述之记忆胞的制造方法，更包括于该通道区与该汲极掺杂区之间形成一电荷诱发掺杂区，其中该电荷诱发掺杂区位于该控制闸极下方。如申请专利范围第27项所述之记忆胞的制造方法，其中该电荷诱发掺杂区的形成方法包括对该多晶矽层进行P型掺杂。如申请专利范围第23项所述之记忆胞的制造方法，更包括于该透明基板与该岛状多晶矽层之间形成一缓冲层。如申请专利范围第23项所述之记忆胞的制造方法，更包括：形成一源极接触金属以及一汲极接触金属，其中该源极接触金属与该源极掺杂区电性连接，且该汲极接触金属与该汲极掺杂区电性连接。 |
