具放电路径之双埠静态随机存取记忆体

主权项

一种具放电路径之双埠静态随机存取记忆体，包括：一记忆体阵列，该记忆体阵列系由复数列记忆体晶胞与复数行记忆体晶胞所组成，每一列记忆体晶胞与每一行记忆体晶胞各包括有复数个记忆体晶胞(1)；一第一偏压电路(2)，该第一偏压电路(2)系用以接收一待机模式控制信号(S)，且于该待机模式控制信号(S)为代表主动模式(active mode)之逻辑低位准时，将一高电源供应电压(HVDD)供应至一电压模式节点(VM)，而于该待机模式控制信号(S)为代表待机模式(standby mode)之逻辑高位准时，则将一低电源供应电压(LVDD)供应至该电压模式节点(VM)；一第二偏压电路(3)，该第二偏压电路(3)系用以接收一反相待机模式控制信号(/S)，且于该反相待机模式控制信号(/S)为代表主动模式之逻辑高位准时，将接地电压供应至一低电压节点(VL)，而于该反相待机模式控制信号(/S)为代表待机模式之逻辑低位准时，则将较接地电压为高之一电压供应至该低电压节点(VL)；复数个放电路径(4)，每一列记忆体晶胞设置一个放电路径(4)；以及复数个写入电压控制电路(5)，每一列记忆体晶胞设置一个写入电压控制电路，该等写入电压控制电路(5)于对应之一写入用字元线(WWL)为代表选定写入状态之逻辑高位准时，将该低电源供应电压(LVDD)供应至一高电压节点(VH)；而于对应之该写入用字元线(WWL)为代表非选定写入状态之逻辑低位准时，则将该电压模式节点(VM)之电压供应至该高电压节点(VH)；其中，每一记忆体晶胞(1)更包含：一第一反相器，系由第一PMOS电晶体(P1)与第一NMOS电晶体(M1)所组成，该第一反相器系连接在该高电压节点(VH)与该低电压节点(VL)之间；一第二反相器，系由第二PMOS电晶体(P2)与第二NMOS电晶体(M2)所组成，该第二反相器系连接在该高电压节点(VH)与该低电压节点(VL)之间；一储存节点(A)，系由该第一反相器之输出端所形成；一反相储存节点(B)，系由该第二反相器之输出端所形成；一写入用选择电晶体(MWS)，系连接在该储存节点(A)与一写入用位元线(WBL)之间，且闸极连接至该写入用字元线(WWL)；一读取用选择电晶体(MRS)，其一端连接至一读取用位元线(RBL)，另一端与一反相电晶体(MINV)相连接，而闸极则连接至一读取用字元线(RWL)；以及一反相电晶体(MINV)，其一端与该读取用选择电晶体(MRS)相连接，另一端连接至该低电压节点(VL)，而闸极则连接至反相储存节点(B)；其中，该第一反相器和该第二反相器系呈交互耦合连接，亦即该第一反相器之输出端(即储存节点A)系连接至该第二反相器之输入端，而该第二反相器之输出端(即反相储存节点B)则连接至该第一反相器之输入端；其中，该第一偏压电路(2)更包含：一第三PMOS电晶体(P21)，该第三PMOS电晶体(P21)之源极、闸极与汲极系分别连接至该高电源供应电压(HVDD)、该待机模式控制信号(S)与该电压模式节点(VM)；一第四PMOS电晶体(P22)，该第四PMOS电晶体(P22)之源极、闸极与汲极系分别连接至该低电源供应电压(LVDD)、该第三反相器(I23)之输出端与该电压模式节点(VM)；以及一第三反相器(I23)，该第三反相器(I23)之输入端用以接收该待机模式控制信号(S)，并供产生该反相待机模式控制信号(/S)；其中，该第二偏压电路(3)更包含：一第三NMOS电晶体(M31)，该第三NMOS电晶体(M31)之源极、闸极与汲极系分别连接至接地电压、该反相待机模式控制信号(/S)与该低电压节点(VL)；以及一第四NMOS电晶体(M32)，该第四NMOS电晶体(M32)之源极系连接至接地电压，而闸极与汲极则连接在一起，并连接至该低电压节点(VL)；其中，每一写入电压控制电路(5)更包含：一第五PMOS电晶体(P51)，该第五PMOS电晶体(P51)之源极、闸极与汲极系分别连接至该电压模式节点(VM)、该写入用字元线(WWL)与该高电压节点(VH)；一第六PMOS电晶体(P52)，该第六PMOS电晶体(P52)之源极、闸极与汲极系分别连接至该低电源供应电压(LVDD)、该第四反相器(I53)之输出端与该高电压节点(VH)；以及一第四反相器(I53)，该第四反相器(I53)之输入端用以接收该写入用字元线(WWL)，而该第四反相器(I53)之输出端则连接至该第六PMOS电晶体(P52)之闸极；其中，每一放电路径(4)更包含：一第五NMOS电晶体(M41)，该第五NMOS电晶体(M41)之源极、闸极与汲极系分别连接至一第七PMOS电晶体(P45)之汲极、该写入用字元线(WWL)与该高电压节点(VH)；一第六NMOS电晶体(M42)，该第六NMOS电晶体(M42)之源极、闸极与汲极系分别连接至该第七PMOS电晶体(P45)之汲极、该待机模式控制信号(S)与该高电压节点(VH)；一第七NMOS电晶体(M43)，该第七NMOS电晶体(M43)之源极、闸极与汲极系分别连接至接地电压、一延迟电路(D46)之输出端与该第五NMOS电晶体(M41)之源极和该第六NMOS电晶体(M42)之源极；一第八NMOS电晶体(M44)，该第八NMOS电晶体(M44)之源极、闸极与汲极系分别连接至接地电压、该待机模式控制信号(S)与该延迟电路(D46)之输入端；一第七PMOS电晶体(P45)，该第七PMOS电晶体(P45)之源极、闸极与汲极系分别连接至该第一偏压电路(2)中之该第三反相器(I23)之输出端(即该反相写入用字元线/WWL)、该待机模式控制信号(S)与该延迟电路(D46)之输入端；以及一延迟电路(D46)，该延迟电路(D46)之输入端系连接至该第八NMOS电晶体(M44)之汲极和该第七PMOS电晶体(P45)之汲极，而该延迟电路(D46)之输出端则连接至该第七NMOS电晶体(M43)之闸极。如申请专利范围第1项所述之具放电路径之双埠静态随机存取记忆体，其中，该写入用字元线(WWL)之逻辑高位准系为该高电源供应电压(HVDD)之位准。如申请专利范围第1项所述之具放电路径之双埠静态随机存取记忆体，其中，该读取用字元线(RWL)于读取操作期间系设定为该高电源供应电压(HVDD)，而于读取操作以外之期间则设定为低于接地电压之电压位准。如申请专利范围第1项所述之具放电路径之双埠静态随机存取记忆体，其中，该每一放电路径(4)中之该延迟电路(D46)系由偶数个反相器串接而成，以便提供一延迟时间。如申请专利范围第4项所述之具放电路径之双埠静态随机存取记忆体，其中，当该写入用字元线(WWL)为代表选定写入状态之逻辑高位准时，可藉由对应之放电路径(4)所提供之放电路径，以将储存在该高电压节点(VH)之电荷放电一预定时间。如申请专利范围第5项所述之具放电路径之双埠静态随机存取记忆体，其中，该预定时间系等于该延迟电路(D46)所提供之该延迟时间、该第七PMOS电晶体(P45)之传递延迟时间(propagation delay time)以及该第一偏压电路(2)中之该第五反相器(I53)之下降传递延迟时间(fall propagation delay time)的总和。如申请专利范围第4项所述之具放电路径之双埠静态随机存取记忆体，其中，当该待机模式控制信号(S)为代表待机模式之逻辑高位准时，可藉由对应之放电路径(4)所提供之放电路径，以将储存在该高电压节点(VH)之电荷放电另一预定时间。如申请专利范围第7项所述之具放电路径之双埠静态随机存取记忆体，其中，该另一预定时间系等于该延迟电路(D46)所提供之该延迟时间再加上该第八NMOS电晶体(M44)之下降传递延迟时间。