钟控异步FIFO存储器

摘要

本发明公开了一种钟控异步FIFO存储器。包括：双端口随机静态存储器SRAM、写字线控制模块、读字线控制模块、标志位模块、满和半满信号产生模块以及空和半空信号产生模块。读写字线控制模块采用门控时钟触发的寄存器链来选通SRAM的读写字线以完成读写功能，同时把SRAM中每个数据的是否有效标志直接传送给标志位模块，避免了复杂的编码转换。标志位模块将标志位的值存储在双稳电路中，使双稳电路的值仅依靠三个NMOS下拉晶体管，不存在多时钟域问题，避免了亚稳态问题。标志位的值只需经过结构简单的组合逻辑就能产生空、满、半空和半满信号，无需复杂的减法逻辑单元，降低了电路复杂度，提高了电路速度。本发明用于集成电路芯片中不同时钟域间的数据缓冲。

主权项

一种钟控异步先入先出FIFO存储器，包括：双端口随机静态存储器SRAM，用以缓存写时钟域传送到读时钟域的数据；SRAM的写字线控制模块，用以把写时钟域的数据写入SRAM，同时将该数据的有效标志传输给标志位模块；SRAM的读字线控制模块，用以读出SRAM的数据至读时钟域，同时将该数据的无效标志传输给标志位模块；标志位模块，用以标识SRAM内每个存储空间的数据是否有效，并通过满信号和半满信号产生模块产生满信号和半满信号，通过空信号和半空信号产生模块产生空信号和半空信号输出到外部端口，该标志位模块是由若干个标志位组成，每个标志位由一个双稳电路S、两个与门A3和A4以及三个NMOS晶体管N1、N2、N3电连接组成，其电连接关系是第一NMOS晶体管N1的栅输入端与与门A3的输出端连接，漏端和双稳电路的反节点f1连接，源端与地连接；第二NMOS晶体管N2的栅输入端与与门A4的输出端连接，漏端与双稳电路的正节点f0连接，源端与地连接；第三NMOS晶体管N3的栅输入端与复位信号的反信号连接，漏端与双稳电路的正节点f0连接，源端与地连接；与门A3的一个输入端与双稳电路的反节点f1连接，另一个输入端成为该标志位的第一输入端r1，与用于寄存SRAM的写字线控制模块输出的数据的有效标志的第三组寄存器D3中对应一个的输出连接；与门A4的一个输入端和双稳电路的正节点f0连接，另一个输入端成为该标志位的第二输入端r2，与用于寄存SRAM的读字线控制模块输出的数据的无效标志的第四组寄存器D4中对应一个的输出连接；双稳电路的正节点f0是该标志位的输出端，输出端连接至满信号和半满信号产生模块以及空信号和半空信号产生模块。