一种低时延的数字选频器

摘要

本实用新型公开了一种低时延的数字选频器，包括下行下变频器、下行ADC、下行DAC、下行上变频器、下行本振、FPGA数字选频子模块、上行下变频器、上行ADC、上行DAC、上行上变频器、上行本振、电源管理子模块、监控子模块和时钟管理子模块；FPGA数字选频子模块包括多个混频器、多个第一积分器组、多个降采样器、一合路器，一第一微分器组，一FIR滤波器，一第二微分器组、一分路器、多个升采样器、多个第二积分器组、多个复混频器和四个加法器。利用FPGA数字选频子模块来基于多时钟域的数字选频，使得在确定的降采样率R下，共用一组滤波器的信道数量超过降采样率R，有效地解决现有技术中的生产性差、覆盖率低的问题。

主权项

一种低时延的数字选频器，其特征在于：包括下行下变频器、下行ADC、下行DAC、下行上变频器、下行本振、FPGA数字选频子模块、上行下变频器、上行ADC、上行DAC、上行上变频器、上行本振、电源管理子模块、监控子模块和时钟管理子模块；下行下变频器的输入接至下行链路的低噪模块，下行下变频器的输出接至下行ADC的输入，下行ADC的输出接至FPGA数字选频子模块的输入，FPGA数字选频子模块的输出接至下行DAC的输入，下行DAC的输出接至下行上变频器的输入，下行上变频器的输出接至下行链路的功放模块，下行本振分别与下行下变频器和下行上变频器相连接；上行下变频器的输入接至上行链路的低噪模块，上行下变频器的输出接至上行ADC的输入，上行ADC的输出接至FPGA数字选频子模块的输入，FPGA数字选频子模块的输出接至上行DAC的输入，上行DAC的输出接至上行上变频器的输入，上行上变频器的输出接至上行链路的功放模块，上行本振分别与上行下变频器和上行上变频器相连接；电源管理子模块连接在上行链路和下行链路中为各个模块的正常工作提供电源；监控子模块连接在上行链路和下行链路中对各个模块进行初始化设置，监控系统的工作状态；时钟管理子模块分别与FPGA数字选频子模块、下行ADC、下行DAC、上行ADC和上行DAC相连接，时钟管理子模块向FPGA数字选频子模块、下行ADC、下行DAC、上行ADC和上行DAC输出时钟信号。