一种抗时间驱动缓存攻击的硬件改进结构

摘要

本发明属于信息安全技术领域，具体为一种抗时间驱动缓存攻击的硬件改进结构。本发明维持处理器原数据缓存结构，只在其外围加入若干部件，包括：缓存缺失数实时检测模块、数据预取模块、多路选择器、伪缺失应激生成模块、两个与门和仲裁模块；使得其能抵抗针对AES的时间驱动的缓存攻击。本发明提出的cache改进方案在MIPS 4kc处理器上实现，并通过FPGA测试验证其能有效抵抗各种类型的时间驱动缓存攻击。本发明方案消耗很少的硬件代价，而AES加解密算法运行性能损失不到10％。

主权项

一种抗时间驱动缓存攻击的硬件改进结构，其特征在于，原数据缓存维持原来结构，在其外围加入若干部件，包括：缓存缺失数实时检测模块、数据预取模块、多路选择器、伪缺失应激生成模块、两个与门和仲裁模块；其中：缓存缺失数实时检测模块，其输入为缓存命中信号，是一个计数器，每当缓存发生缺失时，计数器值就增加一；数据预取模块，该模块内含有一个预取控制模块和一个4条缓存行大小的数据暂存区，用来存放预取的数据，预取由缓存缺失触发，预取地址为发生缺失行的接下来四个缓存行；预取机制根椐应用需求打开和关闭；多路选择器，其输入为原数据缓存的输出和数据预取模块的输出；伪缺失应激生成模块，其输入为内存访问信号和缺失数实时检测模块的输出；根据当前的缓存缺失率，该模块根据历史统计所得的阈值和当前的缺失率来产生强制缺失信号；当产生伪缺失时，该模块输出拉低使得两个与门输出为低，以屏蔽数据预取模块和数据缓存的信号；同时数据预取模块被触发工作，去内存中读取访问行；当预取完成时，该模块将输出拉高，与门将接受数据缓存和数据预取模块的信号判断输出；仲裁模块用于解决数据缓存和数据预取模块冲突情形。