| 主权项 |
一种记忆胞，设置于一基底上，该基底中具有多个隔离结构，该些隔离结构于该基底中共同定义出至少一鳍状结构，该鳍状结构之上表面高于该些隔离结构之上表面，该记忆胞包括：一闸极，设置于该基底上，横跨该鳍状结构；一电荷陷入结构，设置于该鳍状结构的两侧壁且位于该闸极与该鳍状结构之间；一保护层，设置于该鳍状结构顶部与该闸极之间，该保护层的上表面未被该电荷陷入结构覆盖且该保护层分隔该电荷陷入结构；以及二源极/汲极区，分别设置于该闸极两侧之该鳍状结构中。如申请专利范围第1项所述之记忆胞，其中该保护层为一介电保护层。如申请专利范围第1项所述之记忆胞，其中该保护层的材质包括氧化矽。如申请专利范围第1项所述之记忆胞，其中该保护层的上表面高于该鳍状结构两侧之该电荷陷入结构的上表面。如申请专利范围第1项所述之记忆胞，其中该保护层的厚度大于300埃。如申请专利范围第1项所述之记忆胞，其中该电荷陷入结构包括一电荷陷入层，且该电荷陷入层的材质包括氮化矽、氧化铝或其他高介电常数材料。如申请专利范围第6项所述之记忆胞，其中该电荷陷入结构包括一穿隧介电层，设置于该电荷陷入层与该鳍状结构之间。如申请专利范围第7项所述之记忆胞，其中该穿隧介电层包括一能隙工程穿隧结构(bandgap engineered tunneling structure)。如申请专利范围第8项所述之记忆胞，其中该能隙工程穿隧结构包括底氧化矽层/中间之氮化矽层/顶氧化矽层(ONO)结构。如申请专利范围第9项所述之记忆胞，其中该能隙工程穿隧结构之底氧化矽层厚度为小于等于20埃。如申请专利范围第9项所述之记忆胞，其中该能隙工程穿隧结构之底氧化矽层厚度介于约5~20埃。如申请专利范围第9项所述之记忆胞，其中该能隙工程穿隧结构之底氧化矽层厚度小于等于15埃。如申请专利范围第9项所述之记忆胞，其中该能隙工程穿隧结构之氮化矽层厚度为小于等于20埃。如申请专利范围第9项所述之记忆胞，其中该能隙工程穿隧结构之氮化矽层厚度介于约10~20埃。如申请专利范围第9项所述之记忆胞，其中该能隙工程穿隧结构之顶氧化矽层厚度为小于等于20埃。如申请专利范围第9项所述之记忆胞，其中该能隙工程穿隧结构之顶氧化矽层厚度介于15~20埃。如申请专利范围第7项所述之记忆胞，其中该电荷陷入结构包括一阻挡介电层，设置于该电荷陷入层与该闸极之间。如申请专利范围第1项所述之记忆胞，其中该闸极的材质包括掺杂多晶矽、金属或金属矽化物。如申请专利范围第1项所述之记忆胞，其中该基底包括整体矽(bulk-Si)基底或绝缘层上有矽(SOI)基底。一种记忆胞的制造方法，该方法包括：提供一基底，该基底上已依序形成有一衬层与一材料层；于该基底上形成一图案化罩幕层；调整(trimming)该图案化罩幕层；以该图案化罩幕层为罩幕，移除部分该材料层、该衬层与该基底，于该基底中定义出多个鳍状结构；移除该图案化罩幕层；于该些鳍状结构之间形成多个隔离结构，该些隔离结构的上表面低于该鳍状结构的上表面；于该基底上形成一电荷陷入结构，覆盖住该鳍状结构；移除部分该电荷陷入结构，裸露出该材料层；进行一处理步骤，使该材料层成为一保护层；于该基底上形成一闸极，横跨该保护层、该电荷陷入结构与该鳍状结构；以及于该闸极两侧裸露出之该鳍状结构中形成一源极/汲极区。如申请专利范围第20项所述之记忆胞的制造方法，其中移除该材料层上之该电荷陷入结构的步骤，使该电荷陷入结构分隔于该鳍状结构两侧壁。如申请专利范围第20项所述之记忆胞的制造方法，其中该材料层与该电荷陷入结构具有不同之蚀刻选择性。如申请专利范围第22项所述之记忆胞的制造方法，更包括移除该电荷陷入结构至裸露出该材料层顶部侧壁。如申请专利范围第20项所述之记忆胞的制造方法，其中该保护层的上表面高于该鳍状结构两侧壁之该电荷陷入结构的上表面。如申请专利范围第20项所述之记忆胞的制造方法，其中该材料层的材质包括多晶矽。如申请专利范围第25项所述之记忆胞的制造方法，其中该处理步骤包括一热氧化步骤，且该保护层的材质包括氧化矽。如申请专利范围第20项所述之记忆胞的制造方法，其中形成该电荷陷入结构的方法包括依序于该基底上形成一穿隧介电层、一电荷陷入层与一阻挡介电层。如申请专利范围第27项所述之记忆胞的制造方法，其中该穿隧介电层包括一能隙工程穿隧结构。如申请专利范围第28项所述之记忆胞的制造方法，其中该能隙工程穿隧结构包括氧化矽/氮化矽/氧化矽(ONO)结构。如申请专利范围第27项所述之记忆胞的制造方法，其中该电荷陷入层的材质包括氮化矽、氧化铝或其他高介电常数材料。如申请专利范围第20项所述之记忆胞的制造方法，其中该图案化罩幕层的材质包括氮化矽。如申请专利范围第31项所述之记忆胞的制造方法，其中该调整步骤包括将该基底浸置于热磷酸。如申请专利范围第20项所述之记忆胞的制造方法，其中移除部分该材料层、该衬层与该基底的方法包括乾式蚀刻法。如申请专利范围第20项所述之记忆胞的制造方法，其中该些隔离结构的形成方法包括：于该基底上形成一隔离材料层，填满该些鳍状结构之间的间隙；以及移除部分该隔离材料层，使该隔离材料层的上表面低于该鳍状结构的上表面。如申请专利范围第20项所述之记忆胞的制造方法，其中该基底包括整体矽(bulk-Si)基底或绝缘层上有矽(SOI)基底。一种记忆胞的操作方法，该记忆胞设置于一基底上，该基底中具有多个隔离结构，于该基底中共同定义出至少一鳍状结构，该鳍状结构之上表面高于该些隔离结构之上表面，该记忆胞包括：一闸极，横跨该鳍状结构，设置于该基底上；一第一掺杂区与一第二掺杂区，分别设置于该闸极两侧之该鳍状结构中；二电荷陷入结构，设置于该闸极与该鳍状结构之间，分别位于该鳍状结构的两侧壁；以及一保护层，设置于该鳍状结构顶部与该闸极之间，该保护层的上表面未被该二电荷陷入结构覆盖且该保护层分隔该二电荷陷入结构，该操作方法包括：进行程式化操作时，于该闸极施加一第一电压，将该第一掺杂区与该第二掺杂区浮置或接地，在该闸极与该基底之间产生足够的压差，使电荷寄存于该些电荷陷入结构中，程式化该记忆胞。如申请专利范围第36项所述之记忆胞的操作方法，其中程式化操作的模式包括FN穿隧效应。如申请专利范围第36项所述之记忆胞的操作方法，其中该第一电压约为16伏特。如申请专利范围第36项所述之记忆胞的操作方法，更包括于进行抹除操作时，于该闸极施加一第二电压，将该第一掺杂区与该第二掺杂区浮置或接地，在该闸极与该基底产生足够的压差，使寄存于该些电荷陷入结构中的电荷被抹除，以抹除该记忆胞。如申请专利范围第39项所述之记忆胞的操作方法，其中抹除操作的模式包括FN穿隧效应。如申请专利范围第39项所述之记忆胞的操作方法，其中该第二电压约为-16伏特。如申请专利范围第36项所述之记忆胞的操作方法，更包括于进行读取操作时，于该闸极施加一第三电压，于该第一掺杂区施加一第四电压，于该第二掺杂区施加一第五电压，其中该第三电压大于该第五电压，该第五电压大于该第四电压，以读取该记忆胞。如申请专利范围第42项所述之记忆胞的操作方法，其中该第三电压约为5伏特，该第四电压约为0伏特，该第五电压约为1伏特。一种记忆胞的操作方法，该记忆胞设置于具有多个隔离结构之一基底上，该些隔离结构于该基底中共同定义出至少一鳍状结构，该鳍状结构之上表面高于该些隔离结构之上表面，该记忆胞包括：一闸极，横跨该鳍状结构，设置于该基底上；一第一掺杂区与一第二掺杂区，分别设置于该闸极两侧之该鳍状结构中；一第一电荷陷入结构与一第二电荷陷入结构，设置于该闸极与该鳍状结构之间，分别位于该鳍状结构的两侧壁，且该第一电荷陷入结构包括邻近该第一掺杂区之一第一储存区与邻近该第二掺杂区之一第二储存区，该第二电荷陷入结构包括邻近该第一掺杂区之一第三储存区与邻近该第二掺杂区之一第四储存区；以及一保护层，设置于该鳍状结构顶部与该闸极之间，分隔该第一电荷陷入结构与该第二电荷陷入结构，该操作方法包括：进行程式化操作时，于该闸极施加一第一电压，于该第一掺杂区施加一第二电压，于该第二掺杂区施加一第三电压，其中该第一电压大于该第三电压，该第三电压大于该第二电压，将电荷注入靠近该第二掺杂区之该第二储存区与该第四储存区。如申请专利范围第44项所述之记忆胞的操作方法，其中程式化操作的模式包括通道热电子注入(CHE)效应。如申请专利范围第44项所述之记忆胞的操作方法，其中该第一电压约为10伏特，该第二电压约为0伏特，该第三电压约为5伏特。如申请专利范围第44项所述之记忆胞的操作方法，更包括于进行抹除操作时，于该闸极施加一第四电压，于该第一掺杂区施加一第五电压，于该第二掺杂区施加一第六电压，其中该第六电压大于该第五电压，该第五电压大于该第四电压，以抹除该第二储存区与该第四储存区之电荷。如申请专利范围第48项所述之记忆胞的操作方法，其中抹除操作的模式包括价带导带热电洞穿隧(BTBHH)效应。如申请专利范围第47项所述之记忆胞的操作方法，其中该第四电压约为-5伏特，该第五电压约为0伏特，该第六电压约为5伏特。如申请专利范围第44项所述之记忆胞的操作方法，更包括于进行读取操作时，于该闸极施加一第七电压，于该第一掺杂区施加一第八电压，于该第二掺杂区施加一第九电压，其中该第七电压大于该第八电压，该第八电压大于该第九电压，以读取该第二储存区与该第四储存区之电荷。如申请专利范围第50项所述之记忆胞的操作方法，其中读取操作的模式包括逆向读取方法。如申请专利范围第50项所述之记忆胞的操作方法，其中该第七电压约为5伏特，该第八电压约为1.6伏特，该第九电压约为0伏特。如申请专利范围第44项所述之记忆胞的操作方法，更包括于进行程式化操作时，于该闸极施加该第一电压，于该第一掺杂区施加该第三电压，于该第二掺杂区施加该第二电压，其中该第一电压大于该第三电压，该第三电压大于该第二电压，将电荷注入靠近该第一掺杂区之该第一储存区与该第三储存区。如申请专利范围第53项所述之记忆胞的操作方法，其中程式化操作的模式包括通道热电子注入效应。如申请专利范围第44项所述之记忆胞的操作方法，更包括于进行抹除操作时，于该闸极施加一第四电压，于该第一掺杂区施加一第六电压，于该第二掺杂区施加一第五电压，其中该第六电压大于该第五电压，该第五电压大于该第四电压，抹除该第一储存区与该第三储存区之电荷。如申请专利范围第55项所述之记忆胞的操作方法，其中抹除操作的模式包括价带导带热电洞穿隧效应。如申请专利范围第44项所述之记忆胞的操作方法，更包括于进行读取操作时，于该闸极施加一第七电压，于该第一掺杂区施加一第九电压，于该第二掺杂区施加一第八电压，其中该第七电压大于该第八电压，该第八电压大于该第九电压，以读取该第一储存区与该第三储存区之电荷。如申请专利范围第57项所述之记忆胞的操作方法，其中读取操作的模式包括逆向读取方法。 |
