采用高速电子开关阵列的板级电路可编程多FPGA验证系统

摘要

采用高速电子开关阵列的板级电路可编程多FPGA验证系统，硬件包括：采用三维高速电子开关阵列实现同一电路板上多个FPGA芯片间的可编程连接，实现各个FPGA到层叠扩展插座的可编程连接达到系统的层叠扩展，实现各个FPGA到外设扩展插座的可编程连接，层叠扩展系统中上下层间FPGA芯片的可编程连接；采用多级时钟级联方法实现各个FPGA间时钟信号的同步；采用环状总线实现多FPGA和主机的快速通讯。软件包括：系统自检软件工具的实现方法；系统开关阵列用户编程界面和自动计算软件工具的实现方法；基于环状总线实现软硬件协同仿真加速的方法。本发明可用于600万到3000万门规模的ASIC芯片的实时原型验证和硬件加速仿真。

主权项

采用高速电子开关阵列构成三维连接、板级电路可编程多FPGA验证系统，其中硬件包括：采用高速电子开关实现三维高速电子开关阵列的最小电路单元，并且基于此三维单元实现包括多个FPGA芯片间管腿的可编程互连，FPGA芯片管腿到层叠扩展插座的可编程互连，FPGA芯片管腿到外设扩展插座的可编程连接，层叠扩展系统中上下层间FPGA芯片的可编程连接。采用高速电子开关实现FPGA间的交叉反馈电路，用于芯片间需要高精度同相位的信号。采用控制板和FPGA验证板分离的方案，在控制板上布置第一级可编程时钟电路，在FPGA验证板上布置第二级去延时电路，实现各个FPGA板间、各个FPGA芯片间的时钟相位同步和可编程控制。采用节点带编号的环状总线实现FPGA验证系统和主机工作站间的快速通讯。通过总线上保留的节点号控制所有FPGA芯片的编程，所有电子开关的控制编程；提供用户节点号实现用户设计和主机端软件的交换。软件包括：系统自检工具软件；外设子板管腿定义图形界面编辑软件；系统开关阵列用户编程界面和自动计算工具软件；基于上述环状总线实现软硬件协同仿真加速的仿真软件PLI接口和自动添加转换接口逻辑的图形化编辑软件。