集成电路SoC芯片实现功耗降低的电路结构及其方法

摘要

本发明涉及一种集成电路SoC芯片实现功耗降低的电路结构及方法，Soc芯片中具有至少一个在空闲时断电的工作域和至少一个始终不断电的实时域，工作域和实时域之间设置隔离器，工作域和实时域分别和外部供电电源连接。方法包括工作域断电处理操作和工作域唤醒上电处理操作。采用该种集成电路SoC芯片实现功耗降低的电路结构及方法，芯片空闲时，工作域处于断电态，实时域产生静态功耗，只要把实时域漏电做得足够小，芯片静态功耗就会降到足够低，有效降低了SoC芯片的静态功耗，结构简单实用，控制过程快捷方便，工作性能稳定可靠，适用范围广泛，为更高精度的集成电路工艺技术应用于便携设备以及促进便携式设备的进一步发展奠定了坚实的基础。

主权项

一种集成电路SoC芯片实现功耗降低的电路结构，其特征在于，所述的Soc芯片中具有至少一个在空闲时断电的工作域和至少一个始终不断电的实时域，所述的工作域和实时域之间设置有隔离器，所述的工作域和实时域分别和外部供电电源相连接。