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一种记忆元件，包括：一记忆元素阵列，其系形成于一半导体晶片上；一字元线平行阵列，其系沿着一第一方向延伸、并将每一记忆元素连接至一第一资料来源；一位元线平行阵列，其系沿着一第二方向延伸、并将每一记忆元素连接至一第二资料来源，该第二方向系与该第一方向形成一锐角；以及其中每一该位元线与每一该记忆元素之间的连结系为一相转换元素，该相转换元素系由具有至少二固态相之记忆材料所形成，其中每一该记忆元素系包括一汲极电极；该相转换元素系将一位元线在该汲极电极处连接至一记忆元素；以及其中该位元线、该相转换元素、以及该汲极电极均位于该半导体晶片之同一平面。如申请专利范围第1项所述之记忆元件，其中该相转换元素系由锗、锑、与碲所形成之组合物所构成。如申请专利范围第1项所述之记忆元件，其中该相转换元素系包括由下列群组中之两个以上材料所形成之组合物：锗(Ge)、锑(Sb)、碲(Te)、硒(Se)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、以及金(Au)。如申请专利范围第1项所述之记忆元件，其中该相转换元素系位于该记忆元素的该位元线之上。如申请专利范围第1项所述之记忆元件，其中该记忆元素系包括复数个接续形成之金属层，且其中该相转换元素系位于所有该等金属层之上。如申请专利范围第5项所述之记忆元件，其中包括有两层金属层。如申请专利范围第5项所述之记忆元件，其中包括有三层金属层。如申请专利范围第1项所述之记忆元件，其中该相转换元素之厚度系介于10至50 nm之间。如申请专利范围第1项所述之记忆元件，其中该相转换元素之厚度系少于10 nm。一种形成记忆元件的方法，包括：提供一记忆元素阵列，其系形成于一半导体晶片上；形成一汲极电极于每一该记忆元素内；形成一字元线平行阵列，其系沿着一第一方向延伸、并将每一记忆元素连接至一第一资料来源；形成一位元线平行阵列，其系沿着一第二方向延伸、并将每一记忆元素连接至一第二资料来源，该第二方向系与该第一方向形成一锐角；以及连接一位元线在该汲极电极处至一记忆元素于该相转换元素处；其中每一该位元线与每一该记忆元素之间的连结系为一相转换元素，该相转换元素系由具有至少二固态相之记忆材料所形成，且其中该位元线、该相转换元素、以及该汲极电极均位于该半导体晶片之同一平面。如申请专利范围第10项所述之方法，其中该相转换元素系由锗、锑、与碲所形成之组合物所构成。如申请专利范围第10项所述之方法，其中该相转换元素系包括由下列群组中之两个以上材料所形成之组合物：锗(Ge)、锑(Sb)、碲(Te)、硒(Se)、铟(In)、钛(Ti)、镓(Ga)、铋(Bi)、锡(Sn)、铜(Cu)、钯(Pd)、铅(Pb)、银(Ag)、硫(S)、以及金(Au)。如申请专利范围第10项所述之方法，其中该相转换元素系位于该位元线之上。如申请专利范围第10项所述之方法，其中更包含：接续形成复数个之金属层，且其中该相转换元素系位于所有该等金属层之上。如申请专利范围第14项所述之方法，其中包括有两层金属层。如申请专利范围第14项所述之方法，其中包括有三层金属层。如申请专利范围第10项所述之方法，其中形成该相转换元素之厚度系介于10至50 nm之间。如申请专利范围第10项所述之方法，其中形成该相转换元素之厚度系少于10 nm。 |
