| 发明名称 | 时钟发生电路 | ||
| 摘要 | 本发明提供一种时钟发生电路，能够抑制在基准时钟和分频时钟的传送路径中由芯片内离差引起的时滞，改善时序收敛性。所述时钟发生电路包括：第1电路(10)、第2电路(20A)、以及第3电路(50A)。第1电路(10)生成第1时钟信号(s10)。第2电路(20A)，对上述第1时钟信号(s10)进行分频，生成第2时钟信号(s20)。第3电路(50A)，根据上述第1时钟信号(s10)和第2时钟信号(s20)，生成具有上述第2时钟信号(s20)的周期、且从第1逻辑电平向第2逻辑电平变化的时序与上述第1时钟信号(s10)的该时序相同的第3时钟信号(s50)。 | ||
| 申请公布号 | CN101000510B | 申请公布日期 | 2010.09.29 |
| 申请号 | CN200710001348.2 | 申请日期 | 2007.01.10 |
| 申请人 | 松下电器产业株式会社 | 发明人 | 早川信博 |
| 分类号 | G06F1/04(2006.01)I;H03K3/02(2006.01)I | 主分类号 | G06F1/04(2006.01)I |
| 代理机构 | 北京市金杜律师事务所 11256 | 代理人 | 季向冈 |
| 主权项 | 一种时钟发生电路，其特征在于，包括：第1电路，生成第1时钟信号；第2电路，对上述第1时钟信号进行分频，生成第2时钟信号；第3电路，根据上述第1时钟信号和上述第2时钟信号，生成具有上述第2时钟信号的周期、且从第1逻辑电平向第2逻辑电平变化的时序与上述第1时钟信号的该时序相同的第3时钟信号；以及控制电路，依照控制信号切换上述第2时钟信号的有效和无效，当上述第2时钟信号无效时，上述第3电路输出上述第1时钟信号作为上述第3时钟信号。 | ||
| 地址 | 日本大阪府 | ||