| 发明名称 | 半导体器件栅氧化层完整性的测试结构 | ||
| 摘要 | 本发明揭露了一种半导体器件栅氧化层完整性的测试结构，包括：有源区；所述多个浅槽隔离平行间隔设置于所述有源区中；所述多个栅极结构平行间隔的覆盖于所述浅槽隔离上。利用本发明提供的半导体器件栅氧化层完整性的测试结构可以监测出多晶硅栅边缘和浅槽隔离边缘相接近处的应力对栅氧化层造成的影响，并通过缺陷分析可以有效的避免浅槽隔离边缘的应力对栅边缘的刻蚀的负面影响。 | ||
| 申请公布号 | CN101819941A | 申请公布日期 | 2010.09.01 |
| 申请号 | CN201010164898.8 | 申请日期 | 2010.04.29 |
| 申请人 | 上海宏力半导体制造有限公司 | 发明人 | 高超;沈玺 |
| 分类号 | H01L21/66(2006.01)I | 主分类号 | H01L21/66(2006.01)I |
| 代理机构 | 上海思微知识产权代理事务所(普通合伙) 31237 | 代理人 | 郑玮 |
| 主权项 | 一种半导体器件栅氧化层完整性的测试结构，其特征在于，包括：有源区；所述多个浅槽隔离平行间隔设置于所述有源区中；所述多个栅极结构平行间隔的覆盖于所述浅槽隔离上。 | ||
| 地址 | 201203 上海市张江高科技园区郭守敬路818号 | ||