一种多码率兼容的高速LDPC编码器的硬件实现

摘要

一种多码率兼容的高速低密度奇偶校验码(LDPC)编码器适用于非正则重复累积码(IRA)类的LDPC码的硬件实现，主要有以下几个优点：一，很高的数据速率，约等于运行时钟与码率的乘积，可以满足目前高速数据传输的需求；二，适用于多码长多码率兼容的LDPC码；三，编码输出相对输入的延迟(latency)小，只有几个时钟；四，结构简单，占用FPGA资源少。另外，该编码器结构可以用于第二代卫星数字视频广播标准(DVB-S2)中。

主权项

一种多码率兼容的高速LDPC码编码器的硬件实现，其特征在于包括以下过程：(1)在编码器输入的同时计算校验位，不需要存储信息位，在几个时钟之后开始连续输出信息位和校验位；(2)计算校验位时，同时对校验位的中间结果存储器进行读写。当前时刻读取存储器的内容是计算校验位需要的中间结果，写入存储器的是前一时刻计算出的中间结果，这两者可能存在读写冲突，我们在设计编码器时避免了该冲突，从而减少了编码需要的时钟数，提高了编码器吞吐量；(3)在连续编码时，对校验位中间结果存储器的复位与校验位的输出同时进行，如果外部复位信号到来，则首先对该存储器进行复位，然后再进行编码；校验位输出和存储器复位同时进行节省了时钟，提高了吞吐量；(4)所有LDPC码校验矩阵地址都存储在一个只读存储器中，存储器的每一个值是校验矩阵一列中1所在的行号(使用相同位数表示)拼接而成的，因此可以支持多种码率的LDPC码。