藉由堆叠模板层的局部非晶化及再结晶形成具有选定的半导体晶向之平面基板;PLANAR SUBSTRATE WITH SELECTED SEMICONDUCTOR CRYSTAL ORIENTATIONS FORMED BY LOCALIZED AMORPHIZATION AND RECRYSTALLIZATION OF STACKED TEMPLATE LAYERS

摘要

本发明提供一种利用局部非晶化与再结晶堆叠模板层的方法，用以制造具有相异晶型配向的半导体层。同时也提供以本发明方法所建立之混合配向半导体基板结构，及这些结构与多种CMOS电路的整合，此CMOS电路系包含至少二个半导体元件，配置在相异表面配向，用以增强元件的效能。

主权项

1.一种平面混合配向半导体覆绝缘层基板结构(semiconductor-on-insulator,SOI)，包含：至少一个明确定义(clearly defined)之第一单晶半导体区，具有一第一表面晶向；及至少一个明确定义(clearly defined)之第二单晶半导体区，具有相异于该第一表面晶向之一第二表面晶向，该第二单晶半导体区之形成系藉由非晶化具该第一配向之一半导体材料并将其再结晶成具有该第二配向之一半导体材料，且该第一单晶半导体区系侧向相邻该第二单晶半导体区，且该二区系直接配置在一共同埋藏绝缘层上，该共同埋藏绝缘层配置在一基板顶上。 ;2.如请求项1所述之平面混合配向SOI基板结构，更包含至少一个隔离区，将该至少二个明确定义之单晶半导体区彼此分开。 ;3.如请求项2所述之平面混合配向SOI基板结构，其中该至少一个隔离区为一隔离沟渠区。 ;4.如请求项2所述之平面混合配向SOI基板结构，其中该至少一个隔离区向下延伸至该共同埋藏绝缘层的至少一上部表面。 ;5.如请求项2所述之平面混合配向SOI基板结构，其中该至少一个隔离区并未向下延伸至该共同埋藏绝缘层。 ;6.如请求项1所述之平面混合配向SOI基板结构，其中该至少二个明确定义之单晶半导体区包含相同或相异之半导体材料。 ;7.如请求项6所述之平面混合配向SOI基板结构，其中该半导体材料系选自下列材料所组成的群组：矽、碳化矽、锗化矽、碳锗化矽、锗合金、锗、碳、砷化镓、砷化铟、磷化铟、其各层状组合或合金、以及其他III-V或II-VI族化合物半导体。 ;8.如请求项1所述之平面混合配向SOI基板结构，其中该至少二个明确定义之具相异表面配向的单晶半导体区，皆包含一含矽半导体材料。 ;9.如请求项1所述之平面混合配向SOI基板结构，其中该至少二个明确定义之单晶半导体区中之每一个系由应变(strained)、未应变，或是一结合应变与未应变之半导体材料所组成。 ;10.如请求项1所述之平面混合配向SOI基板结构，其中该相异表面配向系选自(110)、(111)、以及(100)所组成之群组。 ;11.如请求项8所述之平面混合配向SOI基板结构，其中该相异表面配向系选自(110)、(111)、以及(100)所组成之群组。 ;12.如请求项11所述之平面混合配向SOI基板结构，其中该第一含矽半导体区具有一(100)晶向，而该第二含矽半导体区具有一(110)晶向。 ;13.如请求项12所述之平面混合配向SOI基板结构，更包含至少一个n型场效电晶体(nFET)元件、以及至少一个p型场效电晶体(pFET)元件，其中该至少一个nFET元件系位于该(100)晶向上，而该至少一个pFET元件系位于该(110)晶向上。 ;14.如请求项1所述之平面混合配向SOI基板结构，更包含至少一个n型场效电晶体(nFET)元件、以及至少一个p型场效电晶体(pFET)元件，其中该至少一个nFET元件位于该元件最佳的一晶向上，而该至少一个pFET元件则位于该元件最佳的一晶向上。 ;15.如请求项1所述之平面混合配向SOI基板结构，其中该埋藏绝缘层为一介电材料，且选自下列材料所组成的群组：二氧化矽、结晶二氧化矽、含氮之二氧化矽、矽氮化合物、金属氧化物、金属氮化物、以及高热传导性材料。 ;16.如请求项15所述之平面混合配向SOI基板结构，其中该介电材料为二氧化矽或结晶二氧化矽。 ;17.如请求项1所述之平面混合配向SOI基板结构，其中该基板为一半导体材料，且选自下列材料所组成的群组：矽、碳化矽、锗化矽、碳锗化矽、锗合金、锗、碳、砷化镓、砷化铟、磷化铟、其各层状组合或合金、以及其他III-V或II-VI族化合物半导体。 ;18.如请求项1所述之平面混合配向SOI基板结构，其中该基板与该等单晶半导体区中之至少一个有一磊晶关系(epitiaxial relationship)。 ;19.如请求项1所述之平面混合配向SOI基板结构，更包含至少一个隔离区，将该至少二个明确定义之单晶半导体区彼此分开，其中该至少一个隔离区向下延伸，至少达到该共同埋藏绝缘层。 ;20.如请求项1所述之平面混合配向SOI基板结构，更包含至少一个隔离区，将该至少二个明确定义之单晶半导体区彼此分开，其中该至少一个隔离区并未向下延伸至该共同埋藏绝缘层。 ;21.如请求项1所述之平面混合配向SOI基板结构，其中该基板为一绝缘体。 ;22.如请求项8所述之平面混合配向SOI基板结构，其中该埋藏绝缘层为一埋藏氧化层。 ;23.如请求项22所述之平面混合配向SOI基板结构，其中该相异表面配向系选自(110)、(111)、以及(100)所组成之群组。 ;24.如请求项23所述之平面混合配向SOI基板结构，其中该第一含矽半导体区具一(100)晶向，而该第二含矽半导体区具一(110)晶向。 ;25.如请求项24所述之平面混合配向SOI基板结构，更包含至少一个nFET元件、以及至少一个pFET元件，其中该至少一个nFET元件系位于该(100)晶向上，而该至少一个pFET元件系位于该(110)晶向上。 ;26.如请求项22所述之平面混合配向SOI基板结构，更包含至少一个隔离区，将该至少二个明确定义之单晶半导体区彼此分开。 ;27.如请求项26所述之平面混合配向SOI基板结构，其中该至少一个隔离区为一隔离沟渠区。 ;28.如请求项26所述之平面混合配向SOI基板结构其中该至少一个隔离区向下延伸至该共同埋藏绝缘层的至少一上部表面。 ;29.如请求项26所述之平面混合配向SOI基板结构，其中该至少一个隔离区并未向下延伸至该共同埋藏绝缘层。 ;30.一种形成一平面混合配向基板的方法，包含：形成一双层模板层叠，包含一下部半导体层及一上部半导体层，其中该下部半导体层为具一第一配向之一第一下部单晶半导体层，该上部半导体层为具异于该第一配向之一第二配向之一第二上部单晶半导体层；在至少一个选定区域中，非晶化该双层模板层叠之一部分，以形成一埋藏局部非晶化区延伸穿越具该第一配向之该第一下部单晶半导体层并部分地进入具该第二配向之该第二上部单晶半导体层，但没有延伸至该第二上部单晶半导体层之一露出顶表面；以及使用该双层模板层叠中之一未非晶化半导体层当作一模板，再结晶该埋藏局部非晶化区，如此便可将该埋藏局部非晶化区配向从一原始配向转变为一所需之配向，其中该上部半导体层之该第二配向遍布其整体，且于该再结晶之后，该下部半导体层包含具有该第一配向之至少一个单晶部分及具有该第二配向之至少一再结晶部分。 ;31.如请求项30所述之方法，其中该第一下部单晶半导体层系配置于一SOI基板的绝缘层上。 ;32.如请求项30所述之方法，其中该第一下部单晶半导体层包含一单晶半导体基板。 ;33.如请求项30所述之方法，其中形成该双层模板层叠系藉由接合该第二上部单晶半导体层与该第一下部单晶半导体层，其中该第二上部单晶半导体层直接配置于该第一下部单晶半导体层上。 ;34.如请求项30所述之方法，其中该局部非晶化区主要(predominately)系形成于该第二上部单晶半导体层中。 ;35.如请求项31所述之方法，其中该局部非晶化区主要(predominately)系形成于该第一下部单晶半导体层中，同时更包含于再结晶后藉由如化学机械研磨的一制程去除顶层的步骤。 ;36.如请求项30所述之方法，更包含形成至少一个隔离沟渠区，以将该选定为非晶化之区域与未选定为非晶化之区域分开，该至少一个隔离沟渠区的形成系于非晶化前，或在非晶化与再结晶之间，或是有部分在非晶化后形成，而有部分在再结晶后形成。 ;37.如请求项30所述之方法，其中该第一下部单晶半导体层及该第二上部单晶半导体层系由相同或相异之半导体材料所组成，该半导体材料系选自下列材料所组成的群组：矽、碳化矽、锗化矽、碳锗化矽、锗合金、锗、碳、砷化镓、砷化铟、磷化铟、其各层状组合或合金、以及其他III-V或II-VI族化合物半导体。 ;38.如请求项30所述之方法，其中该第一下部单晶半导体层及该第二上部单晶半导体层皆由一含矽半导体材料所组成。 ;39.如请求项30所述之方法，其中该第一下部单晶半导体层及该第二上部单晶半导体层系由应变、未应变、或是一结合应变与未应变之半导体材料所组成。 ;40.如请求项30所述之方法，其中该第一下部单晶半导体层及该第二上部单晶半导体层系具相异表面配向，该表面配向选自(110)、(111)、及(100)。 ;41.如请求项30所述之方法，更包含至少一个nFET元件、以及至少一个pFET元件，其中该至少一个nFET元件位于该元件最佳的一晶向上，而该至少一个pFET元件则位于该元件最佳的一晶向上。 ;42.如请求项32所述之方法，更包含在该再结晶步骤后形成一埋藏绝缘层。 ;43.如请求项42所述之方法，其中该埋藏绝缘层系藉由一氧离子植入分隔(separation-by ion implantation of oxygen,SIMOX)制程所形成。 ;44.如请求项30所述之方法，该非晶化系藉离子植入完成。 ;45.如请求项44所述之方法，其中该离子植入所包含之离子系选自下列各项所组成之群组：矽、锗、氩、碳、氧、氮、氢、氦、氪、氙、磷、硼、及砷。 ;46.如请求项44所述之方法，其中该离子植入所包含之离子系选自矽与锗所组成之群组。 ;47.如请求项30所述之方法，其中该再结晶系在温度介于约200℃至约1300℃之间实施。 ;48.如请求项30所述之方法，其中该再结晶的实施系在一气体中，该气体系选自于由氮、氩、氦、氢及、及其混合物所组成之群组。 ;49.如请求项30所述之方法，其中于该再结晶之后，具该第一配向之该至少一个第一单晶部分侧接具有该第二配向之该至少一再结晶部分。 ;50.如请求项30所述之方法，包含：移除该第二上部单晶半导体层；及露出具该第一配向之该至少一个单晶部分的一顶表面及具该第二配向之该至少一再结晶部分的一顶表面。;以下之详尽说明可更清楚且更易理解本发明的这些与其它的特征、态样、以及优点。;图1A-1E以剖面图显示一些习知实例之平面混合配向半导体基板结构，其中两半导体配向之第一个系直接配置于主体半导体基板上，两半导体配向之第二个则是配置于基板上(图1A及1C)，或由一薄BOX层部分地与基板隔离(图1E)，或以一厚BOX层完全地与基板隔离(图1B,1D)。;图2A-2B以剖面图显示习知实例之混合配向基板结构图1B是如何形成积体电路的基础，此积体电路包含至少一个pFET于110配向单晶矽区，以及至少一个nFET于100配向单晶矽区；图3A-3I以剖面图显示习知方法之基本步骤，用于形成图1A-1E之结构，以图1B的例子作示范。;图4以剖面图显示平面混合配向半导体基板结构的习知实例，其中两配向相异之单晶矽区都配置在埋藏绝缘层上。;图5A-5B以剖面图显示，本发明之二个较佳的混合配向基板SOI实施例。;图6以剖面图显示，本发明之混合配向基板如何能形成积体电路的基础，此积体电路包含至少一个pFET于(110)矽晶型平面上，以及至少一个nFET于(100)矽晶型平面上。;图7A-7G以剖面图显示本发明方法之基本步骤，以上层表面非晶化与下层模板化之例子作示范。;图8A-8G以剖面图显示，制造本发明图5A之结构的一第一较佳方法。;图9A-9F以剖面图显示，制造本发明图5B之结构的一第二较佳方法。;图10A-10I以剖面图显示，本发明之方法可制造出混合配向基板的各种不同实施例。