快取记忆体系统以及其方法;CACHE MEMORY SYSTEMS AND METHODS THEREOF

摘要

提供一种快取记忆体系统以及其方法。第一实例快取记忆体系统可包括：处理单元(CPU)以及第一记忆体；第二记忆体，其位于CPU与第一记忆体之间并储存第一记忆体之至少一个区块；以及区块数量判定单元，其判定指示将储存于第二记忆体中的第一记忆体之若干区块的区块数量。第二实例快取记忆体系统包括：快取记忆体，其接收用以提供与输入位址相关联之资料的请求，判定输入位址是否包括于快取记忆体中，若输入位址未包括于快取记忆体中则自主记忆体载入与输入位址相关联之多个相邻资料区块。

主权项

1.一种快取记忆体系统，包含：中央处理单元(CPU)以及第一记忆体；第二记忆体，其位于所述CPU与所述第一记忆体之间并储存所述第一记忆体之至少一个区块；以及一区块数量判定单元，其判定区块数量以指出将储存于所述第二记忆体中的所述第一记忆体之区块数，所述区块数量是依据一参考位址已被存取之次数而判定，其中，若所述参考位址已被存取之次数未超过一参考值，则有一区块被存入所述第二记忆体中，且若所述参考位址已被存取之次数超过所述参考值，则会有多个区块被存入所述第二记忆体中。 ;2.如申请专利范围第1项所述之快取记忆体系统，其中所述CPU请求输入位址处之资料且，若所述输入位址未包括于所述第二记忆体内，则所述第二记忆体自所述第一记忆体读取与所述输入位址相关联之至少一个区块，将所述所读取之至少一个区块储存于所述第二记忆体中，并将对应于所述第一记忆体之所述输入位址的所请求之资料传递至所述CPU。 ;3.如申请专利范围第1项所述之快取记忆体系统，其中所述CPU请求输入位址处之资料且，若所述输入位址包括于所述第二记忆体内，则所述第二记忆体将所述所请求之资料传递至所述CPU。 ;4.如申请专利范围第1项所述之快取记忆体系统，进一步包含：遮罩电路，其基于一输入位址而产生遮罩位址。 ;5.如申请专利范围第4项所述之快取记忆体系统，其中所述遮罩位址藉由自所述输入位址排除遮罩位元而产生。 ;6.如申请专利范围第4项所述之快取记忆体系统，其中所述区块数量判定单元包括：索引表，其包括多个项；以及索引比较器，其将所述遮罩位址与同所述多个项之每一项相关联之索引相比较并产生指示所述比较之结果的比较讯号，其中所述多个项之每一项包括：索引储存单元，其储存着给定索引；以及存取次数储存单元，若储存于所述索引储存单元中之所述给定索引与所述遮罩位址相匹配，则所述存取次数储存单元回应于所述比较讯号而藉由增加所述给定索引已被存取之次数之记录以保持所述记录。 ;7.如申请专利范围第6项所述之快取记忆体系统，其中所述区块数量判定单元进一步包括：控制讯号输出单元，其基于所述记录与参考数字之间之比较而输出控制讯号。 ;8.如申请专利范围第7项所述之快取记忆体系统，其中所述第二记忆体内所储存之至少一个区块之数量是基于所述遮罩位元数来决定。 ;9.如申请专利范围第8项所述之快取记忆体系统，其中若所述记录高于所述参考数字则所述第二记忆体将多个区块自所述第一记忆体复制于所述第二记忆体中，若所述记录不高于所述参考数字则所述第二记忆体将一个区块自所述第一记忆体储存于所述第二记忆体中。 ;10.如申请专利范围第1项所述之快取记忆体系统，其中所述第一记忆体为具有第一运作速度之主记忆体而所述第二记忆体为具有第二运作速度之快取记忆体，所述第一运作速度慢于所述第二运作速度且慢于所述CPU之运作速度。 ;11.如申请专利范围第6项所述之快取记忆体系统，其中若所述遮罩位址不与储存于所述索引表之所述多个项之所述索引储存单元中的所述索引之任一索引相匹配，则将所述遮罩位址添加至所述索引表以作为新项。 ;12.如申请专利范围第6项所述之快取记忆体系统，其中所述多个项中的每一者包括指出相对应项是否有效之有效位元判定单元。 ;13.如申请专利范围第4项所述之快取记忆体系统，其中所述第二记忆体包括第一快取以及第二快取记忆体。 ;14.如申请专利范围第13项所述之快取记忆体系统，进一步包含：快取未中检验单元，若输入位址未包括于所述第一快取内则其将所述输入位址传递至所述遮罩电路。 ;15.如申请专利范围第13项所述之快取记忆体系统，其中所述第二快取包括对应于遮罩位元之所述第一记忆体之若干区块。 ;16.如申请专利范围第15项所述之快取记忆体系统，其中所述遮罩电路自所述第一快取接收所述输入位址且若所述输入位址未包括于所述第一快取内则藉由使用所述遮罩位元而将所述输入位址转换为遮罩位址。 ;17.一种包括中央处理单元(CPU)、第一记忆体以及第二记忆体之系统中的资料之撷取方法，包含：判定输入位址是否包括于所述第二记忆体中；判定区块数量，其指出若所述输入位址未包括于所述第二记忆体内时将自所述第一记忆体被复制至所述第二记忆体之区块数，该区块数量是依据一参考位址已被存取之次数而判定，所述参考位址是与所述输入位址相关联的，若所述参考位址已被存取之次数未超过一参考值，则有一区块被存入所述第二记忆体中，且若所述参考位址已被存取之次数超过所述参考值，则会有多个区块被存入所述第二记忆体中；及将等于所述区块数量之区块数自所述第一记忆体复制至所述第二记忆体；及将对应于所述第一记忆体中之所述输入位址的资料传送至所述CPU。 ;18.如申请专利范围第17项所述之包括中央处理单元(CPU)、第一记忆体以及第二记忆体之系统中的资料之撷取方法，其中判定所述区块数量包括：基于所述输入位址而产生包括所述输入位址之至少一部分的遮罩位址；将所述遮罩位址与表示所述第一记忆体中之区域的索引相比较；基于所述索引是否与所述遮罩位址相匹配而保持着指出所述索引已被存取之次数的记录；且若所述索引不与所述遮罩位址相匹配则将所述遮罩位址判定为新索引。 ;19.如申请专利范围第18项所述之包括中央处理单元(CPU)、第一记忆体以及第二记忆体之系统中的资料之撷取方法，其中保持所述记录包括：将所述记录与参考数字相比较；若所述记录大于所述参考数字则将对应于所述遮罩位元之所述第一记忆体之若干区块储存于所述第二记忆体中；以及若所述记录不大于所述参考数字则将所述第一记忆体之单一区块储存于所述第二记忆体中。 ;20.如申请专利范围第18项所述之包括中央处理单元(CPU)、第一记忆体以及第二记忆体之系统中的资料之撷取方法，其中若所述第二记忆体包括第一快取以及第二快取，则仅在所述输入位址未包括于所述第一快取内时才产生所述遮罩位址。 ;21.如申请专利范围第17项所述之包括中央处理单元(CPU)、第一记忆体以及第二记忆体之系统中的资料之撷取方法，其中所述第一记忆体为具有第一运作速度之主记忆体而所述第二记忆体为具有第二运作速度之快取记忆体，所述第一运作速度慢于所述第二运作速度且慢于所述CPU之运作速度。 ;22.一种快取记忆体系统，包含：快取记忆体，其接收用以提供与输入位址相关联之资料的请求，判定所述输入位址是否包括于所述快取记忆体中，若所述输入位址未包括于所述快取记忆体中，且若所述参考位址已被存取之次数超过所述参考值，则自所述主记忆体载入与所述输入位址相关联之多个相邻资料区块，以及，若所述输入位址未包括于所述快取记忆体中，且若所述参考位址已被存取之次数未超过所述参考值，则自所述主记忆体载入与所述输入位址相关联之一个区块，其中所述参考位址是与所述输入位址相关联的。 ;23.一种撷取资料之方法，包含：接收用以提供与输入位址相关联之资料的请求；判定所述输入位址是否包括于快取记忆体中；以及若所述判定指示所述输入位址未包括于所述快取记忆体中，且若所述参考位址已被存取之次数超过所述参考值，则自主记忆体载入与所述输入位址相关联之多个区块的所述请求之资料，并且，若所述判定指示所述输入位址未包括于所述快取记忆体中，且若所述参考位址已被存取之次数未超过所述参考值，则自所述主记忆体载入与所述输入位址相关联之一个区块的所述请求之资料，其中所述参考位址是与所述输入位址相关联的。;所附图式被包括以提供对本发明之进一步了解，并被并入且构成此说明书之一部分。图式说明本发明之实例实施例并与描述一起用以说明本发明之原则。;图1说明习知快取记忆体系统之方块图。;图2说明根据本发明之一实例实施例的快取记忆体系统之方块图。;图3说明根据本发明之一实例实施例的图2中之区块数量判定单元260之方块图。;图4说明根据本发明之另一实例实施例的快取记忆体系统之方块图。;图5说明根据本发明之另一实例实施例的快取记忆体系统之方块图。;图6为说明根据本发明之另一实例实施例的快取记忆体系统之记忆过程的流程图。