半导体装置

摘要

提供一种半导体装置，其特征在于：在由一对pMOS(61)及nMOS(62)构成的CMOS电路(60)通过漏连接布线(50)将其多个连接起来构成的大规模缓冲器电路(65)中，在比nMOS(62)远的一侧并且在不与pMOS(61)的漏触点(104)重叠的区域(501)上形成将连接构成pMOS(61)及nMOS(62)对的漏触点(104)及(204)之间的梳齿布线(50-1～50-2)连接的共用布线(50-0)。由此，可以提供抑制静电浪涌电流的局部集中而提高静电耐受性的大规模缓冲器。

主权项

一种半导体装置，其特征在于具有：第1布线；沿着上述第1布线配置的第2布线；在上述第1布线和上述第2布线之间配置在上述第1布线侧的多个第1导电类型的第1MOS晶体管，该第1MOS晶体管包含第2触点、与上述第1布线相连接的第1触点、以及配置在上述第1触点和第2触点之间的第1控制电极；在上述第1布线和上述第2布线之间配置在上述第2布线侧的、与各第1MOS晶体管成对构成多个CMOS电路的多个第2导电类型的第2MOS晶体管，该第2MOS晶体管包含第3触点、与上述第2布线相连接的第4触点、以及配置在上述第3触点和上述第4触点之间的第2控制电极；使上述多个第2触点及上述多个第3触点互相连接的第3布线，该第3布线包含使互相成对的第2触点及第3触点分别连接的多个第4布线、和连接第4布线间的多个第5布线，至少一个第5布线是在位于上述第2触点的上述第1布线侧的第1区域中形成的，使至少一个第5布线的上述第2布线侧的缘部与第2触点的上述第2布线侧的缘部一致，并且将第5布线配置成与第2触点的上述第2布线侧的缘部相比更靠近第1布线侧。