封装结构及其制造方法;PACKAGING STRUCTURE AND FABRICATING METHOD THEREOF

摘要

一种封装结构，其包括一中间层结构、一第一电子元件与一第二电子元件。中间层结构包括一第一介电层、多个接点、一电容元件与一内连线。其中，这些接点配置于第一介电层的上下表面，且电容元件埋入于第一介电层内，而电容元件包括两导电层以及位于这些导电层之间的一第二介电层。此外，内连线埋入于第一介电层内，而电容元件藉由内连线电性连接至所对应的这些接点。另外，第一电子元件与第二电子元件分别配置于中间层结构的上下两侧，并电性连接至所对应的这些接点。

主权项

1.一种封装结构，包括：一中间层结构，包括：一第一介电层；多个接点，配置于该第一介电层的上下表面；一电容元件，埋入于该第一介电层内，且该电容元件包括两导电层以及位于该些导电层之间的一第二介电层；一内连线，埋入于该第一介电层内，且该电容元件藉由该内连线电性连接至所对应的该些接点；以及一第一电子元件与一第二电子元件，分别配置于该中间层结构的上下两侧，并电性连接至所对应的该些接点。 ;2.如申请专利范围第1项所述之封装结构，其中该第一介电层的介电常数小于该第二介电层的介电常数。 ;3.如申请专利范围第1项所述之封装结构，更包括一电感元件，其埋入于该第一介电层内。 ;4.如申请专利范围第3项所述之封装结构，其中该电感元件围绕该电容元件配置。 ;5.如申请专利范围第1项所述之封装结构，其中该电容元件更包括一阻绝层，其配置于该些导电层其中之一与该第二介电层之间。 ;6.如申请专利范围第5项所述之封装结构，其中该阻绝层的材质包括钛、铂或银。 ;7.如申请专利范围第1项所述之封装结构，其中该第二介电层的材质包括陶瓷材料。 ;8.如申请专利范围第7项所述之封装结构，其中该第二介电层的材质包括钛酸钡或钛酸锶。 ;9.如申请专利范围第1项所述之封装结构，其中该第一介电层的材质包括苯环丁烯或聚亚醯胺。 ;10.如申请专利范围第1项所述之封装结构，其中该中间层结构更包括一电阻组件，其埋入于该第一介电层内，并与该电容元件相互堆叠，且该电阻组件藉由该内连线电性连接至所对应的该些接点。 ;11.如申请专利范围第10项所述之封装结构，其中该电阻组件包括：一基板；以及一电阻薄膜，配置于该基板上，并电性连接至该内连线。 ;12.如申请专利范围第11项所述之封装结构，其中该电阻组件更包括：多个电极，配置于该基板上，而该电阻薄膜是经由该些电极连接至该内连线；以及一保护层，配置于该基板上，并覆盖该电阻薄膜与该些电极。 ;13.如申请专利范围第11项所述之封装结构，其中该基板的材质为陶瓷。 ;14.如申请专利范围第1项所述之封装结构，其中该第一电子元件为半导体晶片或半导体晶圆。 ;15.如申请专利范围第14项所述之封装结构，其中该第二电子元件为半导体晶片或半导体晶圆。 ;16.一种封装结构的制造方法，包括：制作一电容元件；藉由增层法于一第一电子元件上形成一第一介电层，并在该第一介电层内制作一内连线，以及在该第一介电层的上下表面制作多个接点，且在制作该内连线的同时，将该电容元件埋入于该第一介电层内，使得该电容元件藉由该内连线电性连接至所对应的该些接点；以及将一第二电子元件配置于该第一介电层上，且电性连接至所对应的该些接点。 ;17.如申请专利范围第16项所述之封装结构的制造方法，其中该电容元件包括两导电层以及位于该些导电层之间的一第二介电层，且该第一介电层的介电常数小于该第二介电层的介电常数。 ;18.如申请专利范围第16项所述之封装结构的制造方法，其中在制作该内连线的同时，更包括制作一电感元件，使得该电感元件藉由该内连线电性连接至所对应的该些接点。 ;19.如申请专利范围第18项所述之封装结构的制造方法，其中该电感元件围绕该电容元件配置。 ;20.如申请专利范围第16项所述之封装结构的制造方法，其中制作该电容元件的方法包括：提供一金属薄膜；在该金属薄膜上涂布一介电材料；以及在该介电材料上形成一电极层。 ;21.如申请专利范围第20项所述之封装结构的制造方法，其中该介电材料包括陶瓷浆料。 ;22.如申请专利范围第20项所述之封装结构的制造方法，其中在涂布该介电材料之后，更包括对该介电材料进行热处理。 ;23.如申请专利范围第20项所述之封装结构的制造方法，其中在涂布该介电材料之前，更包括在该金属薄膜上形成一阻绝层。 ;24.如申请专利范围第20项所述之封装结构的制造方法，其中在形成该电极层之后，更包括将所完成的该电容元件裁切至特定大小。 ;25.如申请专利范围第20项所述之封装结构的制造方法，其中将该电容元件埋入该第一介电层后，更包括对该电容元件进行蚀刻，以定义出电容面积。 ;26.如申请专利范围第16项所述之封装结构的制造方法，其中在制作该内连线的同时，更包括提供一电阻组件，并使该电阻组件与该电容元件相互堆叠而同时埋入于该第一介电层内，且该电阻组件也藉由该内连线电性连接至所对应的该些接点。 ;27.如申请专利范围第26项所述之封装结构的制造方法，其中包括先将该电容元件与该电阻组件堆叠，再将堆叠后的该电阻组件与该电容元件埋入于该第一介电层内。 ;28.如申请专利范围第26项所述之封装结构的制造方法，其中制作该电阻组件的方法包括：提供一基板；以及形成一电阻薄膜于该基板上。 ;29.如申请专利范围第28项所述之封装结构的制造方法，其中制作该电阻组件的方法更包括：形成多个电极于该基板上，使得该电阻薄膜与该些电极电性连接；以及形成一保护层于该基板上，以覆盖该些电极与该电阻薄膜。 ;30.如申请专利范围第16项所述之封装结构的制造方法，其中该第一电子元件为半导体晶片或半导体晶圆。 ;31.如申请专利范围第30项所述之封装结构的制造方法，其中该第二电子元件为半导体晶片或半导体晶圆。;图1绘示习知之一种堆叠电路装置的示意图。;图2绘示习知之另一种堆叠电路装置的示意图。;图3绘示本发明一实施例之一种封装结构的示意图。;图4绘示本发明一实施例之一种封装结构的制造方法的流程图。;图5A至图5C绘示本发明一实施例之封装结构的制造方法的过程示意图。;图6A至图6F绘示图5A之电容元件的制造方法的过程示意图。;图7A至图7C绘示图5B之中间层结构的制造方法的过程示意图。;图8绘示本发明另一实施例之一种封装结构的制造方法的流程图。;图9绘示图8之步骤S020’的过程示意图。;图10A至10B绘示图9之电阻组件的制造方法的过程示意图。;图11绘示本发明又一实施例之一种封装结构的制造方法的流程图。;图12绘示图11之步骤S020”的过程示意图。