分频器

摘要

一种提供奇数分频因数的分频器，包括提供偶数分频因数的二进制计数器(10)，所述偶数分频因数是小于奇数分频因数的第一偶数，二进制计数器具有时钟输入端用于接收具有频率的周期性时钟信号(Ck)。电路还包括与所述二进制计数器相连的计数结束电路(20)，用于产生在时钟信号(Ck)的每一个偶数周期后出现的时钟(Ck)周期的计数结束信号(EOC)，计数结束信号(EOC)输入到计数器(10)的输入端(IN)。电路还包括与二进制计数器和时钟信号(Ck)相连的输出发生器(30)，输出发生器(30)产生输出信号(OUT)，输出信号(OUT)的频率与奇数分频因数对频率信号(Ck)分频后的频率实际上相等。

主权项

一种提供奇数分频因数的分频器，包括：二进制计数器(10)，用于提供偶数分频因数，所述偶数分频因数由所述奇数分频因数减一而得到，所述二进制计数器具有时钟输入端，用于接收具有频率的周期性时钟信号(Ck)；计数结束电路(20)，与所述二进制计数器相连，用于产生在所述时钟信号(Ck)的每一个所述偶数周期后出现的时钟(Ck)周期的计数结束信号(EOC)，所述计数结束信号(EOC)输入到所述计数器(10)的输入端(IN)；以及输出发生器(30)，与所述二进制计数器和所述时钟信号(Ck)相连，所述输出发生器(30)产生输出信号(OUT)，其中所述输出信号的频率与按照所述奇数分频因数对频率信号(Ck)分频后的频率实际上相等。