| 主权项 |
一种场可编程闸阵列(FPGA)，包含：一内连线结构，用以发送该场可编程闸阵列(FPGA)上之信号；复数个逻辑头，其系从该内连线结构中接收复数个逻辑头输入，并输出复数个逻辑头输出到该内连线结构，该逻辑头包含：(1)复数个逻辑区块，其系能够执行组合逻辑于该逻辑头输入上，该复数个逻辑区块系以串联的方式构成，使得其中一些逻辑区块之输出提供来作为其它逻辑区块之输入；(2)一输入区域，其系接收该复数个逻辑头输入与发送该复数个逻辑头输入到该复数个逻辑区块；以及(3)一输出区域，其系连系并输出该逻辑头输出到该内连线结构上；其中该逻辑头之该逻辑头输出之一系透过该输出区域而输出于该内连线结构之复数个线(lines)上，该输出区域包含：复数个输出缓冲器，其系与该复数个线之每一个相对应，该输出缓冲器系接收该逻辑头输出之一并且驱动其相对应线上之该逻辑头输出之一；以及一可编程开关，其系可以将该复数个输出缓冲器之另一个从其相对应线转换到一个不同的该相对应线，使得该逻辑头输出加倍驱动该复数线之一。 |
