缓冲放大器装置

摘要

本发明系关于一种用以缓冲并联供应至一半导体电路模块上之相同芯片，特别是DRAM芯片，之信号之缓冲放大器装置，其具有在每一信号线中之可调式延迟电路(71)，以及一延迟侦测器电路(6)，其系于缓冲放大器装置(1)之输入端及输出端接收源自该缓冲放大器装置之时脉信号，并自此些两信号间撷取相位差，以及产生用于设定该延迟电路(71)之可变延迟时间(Δtvar)之一控制信号。因此，该延迟侦测器电路(6)所设定之该延迟时间系独立于该DRAM内存芯片(13)之参数的变化之外。安排路径至该延迟侦测器电路(6)之输入端之回馈路径(11)系具有与电容组件(10)具有相同结构及相同电性特质之一参考线网络(9)，其中该电容组件(10)系终止被安排线路至该DRAM内存芯片之该线网络(12)且亦终止该参考线网络(9)，并具有与在DRAM内存芯片(13)上信号输入端相同之电容。

主权项

一种用以缓冲并联供应至一半导体电路模块上之相同芯片，特别是一DRAM内存模块上之DRAM芯片，之信号之缓冲放大器装置(1)，其具有：第一接收器组件(51)以分别并联接收信号(2)；以及第一输出缓冲放大器(81)，其输入端系分别连接至该第一接收器组件(51)分别之输出端，以达成自该第一接收器组件(51)撷取该信号之目的，并产生经由一信号线网络(12)而供应至该半导体电路模块上之该芯片之已缓冲输出信号，其中，该缓冲放大器装置(1)亦具有：-第二接收器组件(52)以接收一系统时脉信号(3)；-第二输出缓冲放大器(82)，其输入端系连接至该第二接收器组件(52)之一输出端，以达成产生一已缓冲输出时脉信号之目的；具有一可调式延迟时间(Δtvar)之第一延迟电路(71)，其系分别连接于每一第一接收器组件(51)之该输入端以及每一该第一输出缓冲放大器(81)之该输入端之间，并依照该设定之延迟时间(Δtvar)而延迟此些输出端及此些输入端之间之信号；具有一可调式延迟时间(Δtvar)之一第二延迟电路(72)，其系提供于该第二接收器组件(52)之该输出端以及该第二输出缓冲放大器(82)之该输入端之间，以达成依照该设定之延迟时间(Δtvar)而延迟此输出端以及此输入端之间之时脉信号；一延迟侦测器电路(6)具有一第一及一第二输入端(14、15)，其中该第一输入端(14)系连接至该第二接收器组件(52)之该输出端，而该第二输入端(15)系经由一回馈回路(11)而连接至该第二输出缓冲放大器(82)之该输出端，以达成侦测施加于其第一及第二输入端(14、15)之时脉信号间之一真实延迟时间之目的，一第三输入端(4)，其上系施加一指示一额定延迟(nominal delay)之参考信号，并具有一差动放大器(22)，该差动放大器(22)系加以配置以产生对应已侦测之真实延迟时间以及该参考信号所指示之该额定延迟时间之间的差值之一控制电压，并被分别供给至该第一及第二延迟电路(71、72)上之一控制输入端，以达成设定该延迟时间(Δtvar)之目的。