一种新型的抗噪声高速多米诺电路

摘要

本发明属于大规模数字集成电路技术领域，具体为一种新型的高速抗噪声多米诺数字逻辑电路。该电路利用一个窄脉冲发生器有效地控制动态点，使输出动态点在信号输入情况下被正常下拉，而在噪声干扰情况下保持原有电平，实现极强的抗噪声能力。同时，采用了多支下拉网络并联的结构，消除了电流竞争现象，电路可以在很高的频率下工作。

主权项

一种抗噪声高速多米诺电路，其特征在于输出级主要包含一个窄脉冲发生器和输出动态点，输出动态点由窄脉冲发生器产生的窄脉冲发生器产生的窄脉冲驱动；该电路由窄脉冲发生器(200)、下拉网络(210)、第一预充电管(220)、第二预充电管(230)和放电管(210)经电路连接组成；其中，输出动态点(F)由窄脉冲发生器(200)驱动，窄脉发生器(200)由时钟Clock和下拉网络(210)的各分支点对应的动态点G1、G2…Gn控制；第一预充电管(220)用于在预充电阶段对下拉网络各分支进行充电；下拉网络各分支并联，下拉网络的分支与窄脉冲发生器(200)和输出动态点F串联。