| 主权项 |
1.一种用于半导体电路中形成去耦合电容器之方法,包括下列步骤:修正半导体微影填充图案;决定在半导体电路上之剩余空间;决定在半导体电路上之邻近电源网之位置;并指定空间,用以使用填充图案在每一个邻近电源网上形成去耦合电容器。2.如申请专利范围第1项之方法,其中修正半导体微影填充图案之步骤包含下列步骤:修正多晶矽闸位准微影填充图案;以多晶矽闸图案填充一剩余空间;在多晶矽闸图案中形成一或更多个开口;在剩余的多晶矽图案上形成接触图案;在开口中之扩散区形成接触图案;连接在剩余多晶矽图案上之接触以形成一面板节点;连接在扩散区上之接触以形成一接地节点;连接面板节点至电源网。3.一种藉由修正多晶矽闸位准微影填充图案在半导体电路中形成面板型式去耦合电容器的方法,包括下列步骤:使用第一运算法决定在半导体电路上之剩余空间;使用第二运算法决定在半导体电路上一或更多个电源网之位置;及指定空间,用于使用微影填充图案形成电容器。4.一种藉由修正深沟渠微影填充图案在半导体电路中形成深沟渠形式之去耦合电容器之方法,包括下列步骤:使用第一运算法决定半导体电路上之剩余空间;使用第二运算法决定在半导体电路上一或更多个电源网之位置;及指定空间,用于使用微影填充图案形成电容器。5.如申请专利范围第2项之方法,其中形成之去耦合电容器系面板型式之电容器。6.如申请专利范围第2项之方法,其中去耦合电容器系深沟渠型式电容器。7.一种半导体结构,包含:一具有第一制造精确度之第一元件之活性阵列,在活性阵列四周之周边区域,周边区域包括具有小于第一制造精确度之第二制造精确度之第二元件,其中第二元件与第一活性阵列隔离且包含被动装置,用以增进活性阵列之作业。8.如申请专利范围第7项之半导体结构,其中被动装置系去耦合电容器。9.如申请专利范围第7项之半导体结构,其中第二元件包含电容器,电阻器,二极体,或电感器,第二制造精确度不够使用虚拟字元线作为活性字元线。10.如申请专利范围第7项之半导体结构,其中活性阵列包含包括位元线及活性字元线之活性记忆体阵列。11.如申请专利范围第7项之半导体结构,其中第二元件包含一电源供应。12.如申请专利范围第8项之半导体结构,其中活性阵列包含沟渠记忆体单元。13.如申请专利范围第8项之半导体结构,其中活性阵列包含堆叠记忆体单元。14.一种用于在半导体结构中产生微影填充图案之方法,包括下列步骤:重视一单元总管;检查计画用于在半导体结构上建构半导体装置之剩余空间;及假使区域大于建议値,建构至少两个半导体装置。15.如申请专利范围第14项之方法,其中半导体装置系一深沟渠去耦合电容器。16.如申请专利范围第14项之方法,其中建议値系一建议之最大沟渠总管大小。17.一种半导体结构,包含一具有边缘单元及阵列单元之单元总管,其中边缘单元系用于建构一不规则形之填充图案之界面,而阵列单元系用来填充不规则填充图案之内容。18.如申请专利范围第17项之半导体结构,其中边缘单元包含第一型深沟渠填充图案,用以维持微影图案密度。19.如申请专利范围第17项之半导体结构,其中阵列单元包含第一型深沟渠填充图案,用以维持微影图案密度。图式简单说明:第1A图系传统阵列之俯视图示意图,其中显示阵列之部分及阵列边缘;第1B图系第1A图之传统阵列之横切面图;第2图系一方法之流程图,此方法系用于产生具有根据本发明之微影虚拟填充物之去耦合电容器;第3图系根据本发明之去耦合电容器之最后布局之概略图;第4图系虚拟填充图案之俯视图,其系根据本发明被转换成有用的场效应电晶体(FET)型式去耦合电容器;第5图系根据本发明之场效应电晶体(FET)型式去耦合电容器之切面图;第6图系场效应电晶体(FET)型式去耦合电容器之三维代表。第7A图系在填充产生前之晶片之概略图;第7B图系在填充产生后之晶片之概略图;第8图系具有电气连接之深沟渠电容之横切面图;第9A图系深沟渠电容单元总管之概略图;第9B图系单元配置之一范例之概略图;及第10图系一序列图,显示DT总管单元之设置以达成图案填充及DT去耦合。 |
