| 摘要 |
L'invention concerne un procédé de fabrication et de test d'un circuit intégré, comprenant les étapes suivantes : former, sur la partie supérieure du circuit intégré (1), une couche de passivation (19) comprenant des ouvertures au niveau de pistes métalliques (17) du dernier empilement d'interconnexion du circuit intégré ; former, dans les ouvertures, des premiers plots (11) connectés à des seconds plots (13) formés sur la couche de passivation par des tronçons de piste conducteurs, les premiers plots étant destinés à la connexion du circuit intégré ; réaliser un test du circuit intégré en amenant des pointes de test au contact des seconds plots ; et éliminer au moins une partie d'au moins un des tronçons de piste conducteurs. |
