延迟锁相回路电路

摘要

一种延迟锁相回路(DLL)电路，系运用一个除频装置，使得一个用于系统外部之外部输入时钟与一个用于系统内部之内部输入时钟同步。该DLL电路包含一组侦测装置，用以侦测外部输入时钟之脉冲频宽的范围是否比参照设定值更小。当除频装置侦测到外部输入时钟之脉冲频宽的范围比参照设定值更大时，即输出第一个除频信号，当其侦测到外部输入时钟之脉冲频宽较参照设定值更小时，即输出第二个除频信号。此种DLL电路即使在外部输入周期短暂的情况下，仍可照常运作。