发明名称 一种实现以太网链状网络节点间同步的装置和方法
摘要 本发明公开了一种实现以太网链状网络节点间同步的装置和方法。它解决了目前以太网链状网络结构中实现各网络节点间精确同步动作时成本较高,不能兼容不同厂家产品,增加使用成本等问题,它具有结构简单,使用方便,兼容性好等优点。其结构为:它包括至少一个控制器和若干个网络节点,控制器能枚举和配置各网络节点,控制器分配给各网络节点一个单独的节点号,所述控制器具有至少一个通信接口,各节点具有至少两个通信接口,控制器的通信接口通过数据线连接到某节点的一个通信接口上,然后该节点的另一个通信接口通过数据线连接到下一个节点的一个通信接口上,这样彼此连接下去,形成一个链状网络结构;在各节点上还设有定时器。
申请公布号 CN100561904C 申请公布日期 2009.11.18
申请号 CN200710014419.2 申请日期 2007.04.29
申请人 山东大学 发明人 张承瑞;王金江
分类号 H04L7/00(2006.01)I;H04L12/28(2006.01)I 主分类号 H04L7/00(2006.01)I
代理机构 济南圣达专利商标事务所有限公司 代理人 张 勇
主权项 1、一种实现以太网链状网络节点间同步的装置,它包括至少一个控制器和若干个网络节点,控制器能枚举和配置各网络节点,控制器分配给各网络节点一个单独的节点号,其特征是:所述控制器具有至少一个通信接口,各节点具有至少两个通信接口,控制器的通信接口通过数据线连接到某节点的一个通信接口上,然后该节点的另一个通信接口通过数据线连接到下一个节点的一个通信接口上,这样彼此连接下去,形成一个链状网络结构;在各节点上还设有定时器;所述控制器为标准网卡,其发送的控制报文为IEEE802.3协议规范的报文结构;各节点采用dual PHY和带MAC IP核的FPGA作为网络通信接口;在各网络节点中均设有一个PLL电路,各晶振信号经过该PLL电路后再产生时钟信号,以消除各网络节点间的时钟信号抖动的影响;所述各定时器在各节点收到控制报文后,将定时器清零,第一个网络节点向下一个网络节点发送一个特定的报文,并触发自己的定时器开始计时;第二个网络节点收到该特定报文后向下一个网络节点转发此报文,并触发自己的定时器开始计时;这样向下转发下去,直到最后一个网络节点;最后一个网络节点收到该特定报文后将向上一个网络节点转发该特定报文,上一个网络节点收到该特定报文后再向上转发该特定报文,并触发自己的定时器停止计时,这样向上转发并触发自己的定时器停止计时,直到第一个网络节点;第一个网络节点收到该特定报文后将触发自己的定时器停止计时,并不再转发该特定报文;这样,每个网络节点即可获得自己与最后一个网络节点间的网络时间延迟,即定时器计时的一半,该定时器的计时将以寄存器参数的形式保存在各网络节点上,最后一个网络节点该参数设为0;在网络周期性工作阶段,定时器在第一个网络节点时钟信号的驱动下,开始计时,当计时值到达设定的初始参数时,该定时器产生一个中断信号并将定时器清零并重新开始计时,第一个网络节点收到该中断信号,将向下发送一个特定的同步报文,这样周期往复,实现了周期性发送同步报文的方法。
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