半导体器件及其制造方法

摘要

本发明的半导体器件在单芯片上集成高耐压半导体元件(101)和逻辑电路(201、301)，构成为通过包围的多个隔壁分离包含高电位侧逻辑电路(301)的高耐压电位岛(402)，具有多重沟槽分离区(405)，其具有连接高电位侧逻辑电路和高耐压半导体元件的高电位侧电极的电平移动布线区(404)。

主权项

1.一种在单芯片上集成高耐压半导体元件和逻辑电路的半导体器件，具有：高耐压半导体元件(101)，构成为在支持衬底上具有氧化膜和外延层；高电位侧逻辑电路(301)，连接在所述高耐压半导体元件的高电位侧电极上；低电位侧逻辑电路(201)，输出对所述高耐压半导体元件进行驱动控制的控制信号；以及多重沟槽分离区(405)，分离包含所述高电位侧逻辑电路的高电位岛(402)，由多重重叠并电容耦合的沟槽分离区(403)构成，具有连接所述高电位侧逻辑电路和所述高耐压半导体元件的高电位侧电极的电平移动布线区(404)，所述多重重叠的沟槽分离区的一部分延伸设置成与所述高耐压半导体元件的一部分重叠，所述电平移动布线区在所述多重重叠的沟槽分离区中是通过电容耦合被偏置而维持在高电位的区域，并配置在与所述高耐压半导体元件的一部分重叠的区域中，以便将所述高电位侧逻辑电路与所述高耐压半导体元件的高电位侧电极电连接。