数字时钟占空比校准电路

摘要

数字时钟占空比校准电路主要应用于高速数据通信系统及数字信号处理系统中(例如高速数据存储器、流水线型处理器等)对系统时钟的占空比进行校正，该电路中输入缓冲级(10)的输入端接待校准的原始输入时钟信号(CKI)；输入缓冲级(10)的输出端信号为缓冲后的输入时钟信号(CKB)，半周期延迟线HCDL(20)的输出端信号即半周期延迟时钟信号(CKD)，以及匹配延迟线(30)的输出端信号即匹配延时时钟信号(CKM)分别接RS触发器(40)的复位输入端R和置位输入端S；RS触发器(40)的输出端Q处信号即为校准后的具有50％占空比校准时钟信号(CKO)；输入缓冲级(10)的作用是保障时钟信号对后续电路的扇出能力。

主权项

1. 一种数字时钟占空比校准电路，其特征在于该电路中输入缓冲级(10)的输入端接待校准的原始输入时钟信号(CKI)；输入缓冲级(10)的输出端信号为缓冲后的输入时钟信号(CKB)，该信号被同时连接至半周期延迟线HCDL(20)的时钟输入端和匹配延迟线(30)的时钟输入端；半周期延迟线HCDL(20)的输出端信号即半周期延迟时钟信号(CKD)，以及匹配延迟线(30)的输出端信号即匹配延时时钟信号(CKM)分别接RS触发器(40)的复位输入端R和置位输入端S；RS触发器(40)的输出端Q处信号即为校准后的具有50％占空比校准时钟信号(CKO)；输入缓冲级(10)的作用是保障时钟信号对后续电路的扇出能力；半周期延迟线HCDL(20)用于产生相对于输入时钟信号(CKB)有半个周期延时的半周期延迟时钟信号(CKD)；匹配延迟线(30)用于对输入时钟信号(CKB)进行适当的延时得到匹配延时时钟信号(CKM)，该延时用来匹配半周期延迟线(20)引入的延时误差；RS触发器(40)使用上升沿相差恰为半个周期的半周期延迟时钟信号(CKD)和匹配延时时钟信号(CKM)，使用上升沿触发原理，合成具有50％占空比的校准时钟信号(CKO)。