钟控异步FIFO存储器

摘要

本发明公开了一种钟控异步FIFO存储器。包括：双端口随机静态存储器SRAM、写字线控制模块、读字线控制模块、标志位模块、满和半满信号产生模块以及空和半空信号产生模块。读写字线控制模块采用门控时钟触发的寄存器链来选通SRAM的读写字线以完成读写功能，同时把SRAM中每个数据的是否有效标志直接传送给标志位模块，避免了复杂的编码转换。标志位模块将标志位的值存储在双稳电路中，使双稳电路的值仅依靠三个NMOS下拉晶体管，不存在多时钟域问题，避免了亚稳态问题。标志位的值只需经过结构简单的组合逻辑就能产生空、满、半空和半满信号，无需复杂的减法逻辑单元，降低了电路复杂度，提高了电路速度。本发明用于集成电路芯片中不同时钟域间的数据缓冲。

主权项

1. 一种钟控异步先入先出FIFO存储器，包括：双端口随机静态存储器SRAM，用以缓存写时钟域传送到读时钟域的数据；SRAM的写字线控制模块，用以把写时钟域的数据写入SRAM，同时将该数据的有效标志传输给标志位模块；SRAM的读字线控制模块，用以读出SRAM的数据至读时钟域，同时将该数据的无效标志传输给标志位模块；标志位模块，用以标识SRAM内每个存储空间的数据是否有效，并通过满信号和半满信号产生模块产生满信号和半满信号，通过空信号和半空信号产生模块产生空信号和半空信号输出到外部端口。