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<p>Die Erfindung betrifft einen Sigma-Delta-Wandler (1) und ein Verfahren zur Digitalisierung eines analogen Signals (U_MESS), wobei der Sigma-Delta-Wandler (1) mindestens einen Integrator (3), einen 1-Bit-Digital-Analog-Wandler (2) und einen Komparator (4) umfasst, wobei das analoge Signal (U_MESS) und ein erstes Ausgangssignal des 1-Bit-Digital-Analog-Wandlers (2) summiert dem Integrator (3) zuführbar oder im Integrator (3) summierbar sind, wobei ein zweites Ausgangssignal (U+) des Integrators (3) mittelbar oder unmittelbar dem Komparator (4) zuführbar und im Komparator (4) mit einer Referenzspannung (VREF) vergleichbar ist, wobei ein drittes Ausgangssignal (DATA__OUT) des Komparators (4) einem mit einer Abtastfrequenz (CLOCK) beaufschlagten Flipflop (5) zuführbar und von diesem getaktet dem 1-Bit-Digital-Analog-Wandler (2) als getaktetes Signal (DATA_IN) zuführbar ist, wobei das dritte Ausgangssignal (DATA_OUT) eine digitale Repräsentation des analogen Signals (U_MESS) in Form eines Binärdatenstroms bildet, wobei der Integrator (3) als ein RC-Glied ausgebildet ist und/oder wobei der 1-Bit-Digital-Analog-Wandler (2) als ein Logikgatter ausgebildet ist.</p> |
