| 发明名称 | 半导体装置及其制造方法 | ||
| 摘要 | 本发明提供一种半导体装置及其制造方法。本发明的HVIC在硅衬底(1)的表面层叠介电层(2)和SOI活性层(3)，在SOI活性层(3)的表面形成有晶体管(4)，在晶体管(4)的周边形成有沟槽隔离区(5)。介电层(2)包括：在硅衬底(1)的表面形成的第一埋入氧化膜(10)、与元件区对置地形成在第一埋入氧化膜(10)的下方的屏蔽层(11)、在屏蔽层(11)的周边形成的第二埋入氧化膜(12)、以及在屏蔽层(11)及第二埋入氧化膜(12)的下方形成的第三埋入氧化膜(13)。因此，介电层(2)内的等电位分布曲线(PC)的密度变小，从而得到高的耐压性。 | ||
| 申请公布号 | CN101436599A | 申请公布日期 | 2009.05.20 |
| 申请号 | CN200810145671.1 | 申请日期 | 2008.08.15 |
| 申请人 | 三菱电机株式会社 | 发明人 | 秋山肇 |
| 分类号 | H01L27/12(2006.01)I;H01L29/78(2006.01)I;H01L21/84(2006.01)I;H01L21/762(2006.01)I;H01L21/336(2006.01)I | 主分类号 | H01L27/12(2006.01)I |
| 代理机构 | 中国专利代理(香港)有限公司 | 代理人 | 张雪梅;刘宗杰 |
| 主权项 | 1. 一种半导体装置，具备：在半导体衬底(1)的表面形成的介电层(2)；在所述介电层的表面形成的第一半导体层(3)；在所述第一半导体层的表面形成的半导体元件(4)；以包围所述半导体元件的方式形成的环状的沟槽隔离区(5)；所述介电层包括：在所述半导体衬底的表面形成的第一埋入氧化膜(10)；与所述半导体元件对置地形成在所述第一埋入氧化膜的下方且接受预定的电位(VD)的屏蔽层(11)；以包围所述屏蔽层的方式，形成在所述第一埋入氧化膜的下方的环状的第二埋入氧化膜(12)；以及在所述屏蔽层及所述第二埋入氧化膜的下方形成的第三埋入氧化膜(13)。 | ||
| 地址 | 日本东京都 | ||