发明名称 |
非易失性半导体存储器件 |
摘要 |
本发明提供一种非易失性半导体存储器件,包括:半导体衬底;以矩阵状形成于半导体衬底上的多个半导体柱;在多个半导体柱之间、沿列方向以条带状形成于半导体衬底上的、作为字线的多个第一传导区域;分别形成于多个半导体柱的顶上的多个第二传导区域;沿行方向与多个第二传导区域相连接的多个位线;分别形成在第一和第二传导区域之间的多个半导体柱上的、与第一和第二传导区域相接触的多个沟道区域;在通过半导体衬底上方的第一绝缘膜连续形成的、在多个半导体柱之间沿列方向对着多个沟道区域的、并用作控制栅的多个第三传导区域;以及分别通过位于多个沟道区域上部的第二绝缘膜、在高于多个第三传导区域的位置上形成的多个电荷积累区域。 |
申请公布号 |
CN101431081A |
申请公布日期 |
2009.05.13 |
申请号 |
CN200810178674.5 |
申请日期 |
2007.02.01 |
申请人 |
株式会社东芝 |
发明人 |
木下敦宽;白田理一郎;渡边浩志;室冈贤一;古贺淳二 |
分类号 |
H01L27/115(2006.01)I;H01L23/522(2006.01)I;H01L21/8247(2006.01)I;H01L21/768(2006.01)I |
主分类号 |
H01L27/115(2006.01)I |
代理机构 |
中国国际贸易促进委员会专利商标事务所 |
代理人 |
郭 放 |
主权项 |
1. 非易失性半导体存储器件,包括:半导体衬底;以矩阵状形成于上述半导体衬底上的多个半导体柱;在上述多个半导体柱之间、沿列方向以条带状形成于上述半导体衬底上的、作为字线的多个第一传导区域;分别形成于上述多个半导体柱的顶上的多个第二传导区域;沿行方向与上述多个第二传导区域相连接的多个位线;分别形成在上述第一和第二传导区域之间的上述多个半导体柱上的、与上述第一和第二传导区域相接触的多个沟道区域;在通过上述半导体衬底上方的第一绝缘膜连续形成的、在上述多个半导体柱之间沿列方向对着上述多个沟道区域的、并用作控制栅的多个第三传导区域;以及分别通过位于上述多个沟道区域上部的第二绝缘膜、在高于上述多个第三传导区域的位置上形成的多个电荷积累区域,其中,上述多个第二传导区域和上述多个沟道区域由p型硅制成;并由在上述多个第二传导区域和上述多个沟道区域之间形成的i型硅层和n型硅层形成了pin二极管。 |
地址 |
日本东京都 |