数字信号处理设备

摘要

本发明公开一种数字信号处理设备(DSP)，该DSP包括对第一和第二数值数据相乘的乘法器(50)。寄存器(80)包括多个触发器电路，每个触发器电路均被构建为与时钟脉冲同步地保持n位数据，寄存器通过触发器电路分别保持乘法器(50)的相乘结果。对于要被乘法器(50)相乘的第一和第二数值数据中的每个数值数据，控制电路(70)检测该数据的连续0的个数，并且基于个数以及针对每个触发器电路来执行是否应该向该触发器电路提供时钟脉冲的控制。该控制电路通过用针对第一和第二数值数据所检测到的数的总和来除以数n来获得整商值x，以停止向从最低位触发器电路开始计数的特定个数x的x个触发器提供时钟脉冲。因此，能有效地降低触发器电路的功耗。

主权项

1. 一种数字信号处理设备，其包括：乘法器，该乘法器将第一和第二数值数据相乘；寄存器，该寄存器包括多个触发器电路，每个触发器电路均被构建为与时钟脉冲同步地保持n位数据，其中n是大于等于1的整数，所述寄存器通过所述多个触发器电路来保持所述乘法器的相乘结果，每个触发器电路保持n位；控制电路，其针对所述第一和第二数值数据中的每一个来检测该数据从最低位开始的连续0的个数，并且基于所检测到的连续0的个数对所述多个触发器电路中的每个触发器电路执行控制，控制是否向该触发器电路提供时钟脉冲；以及掩蔽电路，该掩蔽电路用0值来掩蔽每个已被所述控制电路停止提供时钟脉冲的触发器电路的输出值。