| 主权项 |
1.一种非挥发性半导体记忆装置, 其具有记忆胞阵列; 上述记忆胞阵列系将非挥发性记忆胞在列方向及 行方向排列成矩阵状,且在上述记忆胞之各列具有 沿着列方向延伸的字元线,在上述记忆胞之各行具 有与沿着行方向延伸之上述记忆胞内之上述可变 电阻元件同数的位元线; 上述非挥发性记忆胞包含:可藉由电阻变化来记忆 资讯的可变电阻元件复数个,及共同选择上述复数 个可变电阻元件的选择元件;且上述各可变电阻元 件的一端彼此相互连接;上述选择元件的一个电极 与上述各可变电阻元件的上述一端连接; 上述各可变电阻元件的另一端系各连接于相异的 位元线;上述各可变电阻元件系各独立构成记忆资 讯之记忆单位。 2.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 于上述记忆胞之各个,上述选择元件以MOSFET构成, 上述MOSFET的汲极与上述各可变电阻元件之一端连 接,将上述复数个可变电阻元件的未与上述MOSFET连 接侧之一端各别连接于上述位元线,将上述MOSFET之 源极连接于源极线,上述MOSFET之闸极连接于上述字 元线。 3.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 于上述记忆胞之各个,上述选择元件以二极体元件 构成,上述选择二极体之阳极或阴极与上述各可变 电阻元件之一端连接,将上述复数个可变电阻元件 之未与上述二极体元件连接侧之一端各别连接于 上述位元线,将上述二极体元件之未与上述可变电 阻元件连接侧之电极连接于上述字元线。 4.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 具有阶层位元线构造,其系以上述记忆胞阵列为一 区块,至少在上述行方向上排列有复数个区块,以 上述各区块之上述位元线为区域位元线,设置有选 择对该区域位元线之区域位元线选择电晶体,上述 区域位元线经由上述区域位元线选择电晶体而连 接于全域位元线。 5.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 具有充电电路,其系将连接于选择作为读取对象之 上述记忆胞的上述各位元线在该读取动作之前分 别充电至特定电位者。 6.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 为了将连接于选择作为读取对象之上述记忆胞的 上述各位元线在该读取动作之前充电至特定电位, 在该位元线间设有等化用的电晶体。 7.如申请专利范围第1项之非挥发性半导体记忆装 置,其中 上述记忆胞的上述可变电阻元件为藉由电气应力 而电阻变化的RRAM元件、藉由磁场而电阻变化的 MRAM元件或藉由热而电阻变化的OUM元件。 图式简单说明: 图1系以本发明之非挥发性半导体记忆装置之记忆 胞构造的一例为示之电路图。 图2系以本发明之非挥发性半导体记忆装置之记忆 阵列之构造例(第一实施方式)为示之电路区块图 。 图3A系模式性地以图2所示之记忆阵列构造之A-A剖 面之主要部位剖面为示之剖面图。 图3B系模式性地以图2所示之记忆阵列构造之B-B剖 面之主要部位剖面为示之剖面图。 图4系以采用本发明之非挥发性半导体记忆装置之 阶层位元线构造的记忆阵列之构造例(第二实施方 式)为示的电路区块图。 图5系以图4所示之记忆阵列构造中之读取电路之 一例为示的电路区块图。 图6系对图4所示之记忆阵列构造中之读取动作加 以说明的信号时序波形图。 图7系以采用本发明之非挥发性半导体记忆装置之 阶层位元线构造的记忆阵列之其他构造例(第三实 施方式)为示的电路区块图。 图8系对图7所示之记忆阵列构造中读取动作加以 说明之信号时序波形图。 图9系以本发明之非挥发性半导体记忆装置之记忆 阵列之其他构造例(第四实施方式)为示的电路区 块图。 图10系以采用本发明之非挥发性半导体记忆装置 之阶层位元线构造的记忆阵列之其他构造例(第四 实施方式)为示的电路区块图。 图11A系模示性地以图10所示之记忆阵列构造之A-A 剖面之主要部位剖面为示之剖面图。 图11B系模示性地以图10所示之记忆阵列构造之B-B 剖面之主要部位剖面为模示性绘示之剖面图。 图12系以采用本发明之非挥发性半导体记忆装置 之阶层位元线构造的记忆阵列之其他构造例(第五 实施方式)为示的电路区块图。 图13系以图12所示之记忆胞阵列构造中之读取电路 之一例为示的电路区块图。 图14系以本发明之非挥发性半导体记忆装置之记 忆胞构造之另一例(其他实施方式)为示的电路图 。 图15系以采用本发明之非挥发性半蒙体记忆装置 之阶层位元线构造之记忆阵列的其他构造例(其他 实施方式)为示的电路区块图。 图16系以利用以往之非挥发性半导体记忆装置之 MTJ元件的记忆胞构造为示之电路图。 图17系以利用以往之非挥发性半导体记忆装置之 RRAM元件的记忆胞构造为示之电路图。 图18系以使用图17所示之记忆胞时之记忆胞阵列构 造为示之电路图。 图19A系模示性地以图18所示之记忆阵列构造之A-A 剖面之主要部位剖面为示之剖面图。 图19B系模示性地以图18所示之记忆阵列构造之B-B 剖面之主要部位剖面为模示性绘示之剖面图。 图20系以以往之非挥发性半导体记忆装置之读取 电路之一例为示之电路区块图。 图21系以位元线电流的电流-电压特性及负载特性 为示之图表。 图22系以以往之非挥发性半导体记忆装置之位元 线电流谷径之简单模型例为示之电路图。 |
