| 主权项 |
1.一种柱塞,适用于一晶片测试模组,该晶片测试模 组具有一探针卡,且该探针卡具有一线路板及一线 路膜,而该线路膜具有一线路层、至少一贯穿该线 路膜的导电贯孔与多个凸块,该线路层配置于该线 路膜之一第一膜表面上,该些凸块配置于相对于该 第一膜表面之一第二膜表面上且位于该线路膜之 一推顶区域内,该些凸块之至少一经由该导电贯孔 而与该线路层电性连接,该柱塞包括: 一本体,具有一推顶部及一基础部;以及 一导电层,配置于该推顶部及该基础部之表面上, 该线路层之位于该推顶区域的局部适于接触且电 性连接该导电层之位于该推顶部的局部,而该些凸 块之至少一经由该导电贯孔而电性连接至该导电 层。 2.如申请专利范围第1项所述之柱塞,其中该探针卡 包括至少一电容元件,其配设在该线路膜之该第一 膜表面上且位于该推顶区域外,而该本体更具有一 凹穴,其位于该推顶部的一侧边上,用以容纳该电 容元件。 3.如申请专利范围第1项所述之柱塞,其中该探针卡 包括至少一电容元件,其配设在该线路膜之该第一 膜表面上且位于该推顶区域内,而该本体更具有一 凹穴,其位于该推顶部的一顶端上,用以容纳该电 容元件。 4.如申请专利范围第1项所述之柱塞,其中该线路层 的局部适于接触且电性连接至该线路板。 5.如申请专利范围第1项所述之柱塞,其中该线路板 的局部适于接触且电性连接该导电层之位于该基 础部的局部。 6.如申请专利范围第1项所述之柱塞,其中该线路层 的局部适于接触且电性连接至该导电层之位于该 基础部的局部。 7.一种晶片测试模组,包括: 一柱塞,包括: 一本体,具有一推顶部及一基础部;以及 一导电层,配置于该推顶部及该基础部之表面;以 及 一探针卡,包括: 一线路板,具有一开口,该本体之该推顶部经过该 开口而贯穿该线路板;以及 一线路膜,具有一第一线路层、至少一贯穿该线路 膜之导电贯孔及多个凸块,其中该第一线路层配置 在该线路膜之一第一膜表面上,该些凸块配置于相 对于该第一膜表面之一第二膜表面上且位于该线 路膜之一推顶区域内,该些凸块之至少一经由该导 电贯孔而与该第一线路层电性连接,且该第一线路 层之位于该推顶区域的局部接触且电性连接该导 电层之位于该推顶部的局部,而该些凸块之至少一 经由该导电贯孔而电性连接至该导电层。 8.如申请专利范围第7项所述之晶片测试模组,其中 该探针卡更包括至少一电容元件,其配设在该线路 膜之该第一膜表面上且位于该推顶区域外,而该本 体更具有一四穴,其位于该推顶部的一侧边上,用 以容纳该电容元件。 9.如申请专利范围第7项所述之晶片测试模组,其中 该探针卡更包括至少一电容元件,其配设在该线路 膜之该第一膜表面上且位于该推顶区域内,而该本 体更具有一凹穴,其位于该推顶部的一顶端上,用 以容纳该电容元件。 10.如申请专利范围第7项所述之晶片测试模组,其 中该探针卡更包括至少一电容元件,其配设在该线 路膜之该第二膜表面上。 11.如申请专利范围第7项所述之晶片测试模组,其 中该第一线路层的局部接触且电性连接至该线路 板。 12.如申请专利范围第7项所述之晶片测试模组,其 中该线路板的局部接触且电性连接该导电层之位 于该基础部的局部。 13.如申请专利范围第7项所述之晶片测试模组,其 中该第一线路层的局部接触且电性连接至该导电 层之位于该基础部的局部。 14.如申请专利范围第7项所述之晶片测试模组,其 中该线路膜包括一第一介电层,其配置于该线路膜 之该第一膜表面上,并覆盖局部之该第一线路层。 15.如申请专利范围第7项所述之晶片测试模组,其 中该线路膜包括一第二线路层,其配置于该线路膜 之该第二膜表面上。 16.如申请专利范围第15项所述之晶片测试模组,其 中该第二线路层的局部接触且电性连接至该线路 板。 17.如申请专利范围第15项所述之晶片测试模组,其 中该线路膜包括一第二介电层,其配置于该线路膜 之该第二膜表面上,并覆盖局部之该第二线路层。 18.如申请专利范围第15项所述之晶片测试模组,其 中该线路膜包括多数个线路层,其包括该第一线路 层及该第二线路层。 19.如申请专利范围第7项所述之晶片测试模组,其 中该第一线路层包括一电源线路。 20.如申请专利范围第7项所述之晶片测试模组,其 中该第一线路层包括一接地线路。 图式简单说明: 图1绘示习知之一种晶片测试模组的侧视剖面示意 图。 图2绘示图1之晶片测试模组进行电性测试时的侧 视剖面示意图。 图3绘示本发明第一实施例之一种晶片测试模组的 侧视剖面示意图。 图4绘示图3之晶片测试模组进行电性测试时的侧 视剖面示意图。 图5绘示本发明第二实施例之一种晶片测试模组的 侧视剖面示意图。 图6绘示本发明第三实施例之一种晶片测试模组的 侧视剖面示意图。 图7绘示本发明第四实施例之一种晶片测试模组的 侧视剖面示意图。 |
