半导体装置、静态存储单元、半导体存储电路

摘要

提供半导体装置、静态存储单元、半导体存储电路。由八个晶体管组成的虚拟6T SRAM单元设计包括一对交叉连接的反相器及一对通过栅晶体管，其通过衬底电性连接到各个反相器。同一对晶体管中，各通过栅晶体管分别有彼此不同的β值，其中β值较小的作为读取端口，而β值较大的作为写入端口。两对位线电性连接到通过栅晶体管，多种字线也电性连接到这些通过栅晶体管。在某一实施例中，所有通过栅晶体管电性连接到同一条字线，而在另一实施例中，所有通过栅晶体管电性连接到一对字线。在其他实施例中，个别通过晶体管电性连接到个别的字线。本发明能提升读取边限和写入边限，同时不会导致单元的面积增加，由此降低此单元的最小操作电压。

主权项

1.一种半导体装置，包括：衬底，具有第一有源区、第二有源区、第三有源区和第四有源区；第一上拉晶体管，位于所述第二有源区内，所述第一上拉晶体管具有耦接到电压源的源极和漏极；第一下拉晶体管，位于所述第一有源区内，所述第一下拉晶体管具有耦接到接地点的源极、漏极以及栅极，其中所述第一下拉晶体管的漏极耦接到所述第一上拉晶体管的漏极；第二上拉晶体管，位于所述第三有源区内，所述第二上拉晶体管具有耦接到所述电压源的源极、漏极和栅极；第二下拉晶体管，位于所述第四有源区内，所述第二下拉晶体管具有耦接到所述接地点的源极、漏极和栅极，其中所述第二下拉晶体管的漏极耦接到所述第二上拉晶体管的漏极，所述第一上拉晶体管的漏极和所述第一下拉晶体管的漏极耦接到所述第二上拉晶体管的栅极和所述第二下拉晶体管的栅极，而所述第二上拉晶体管的漏极和所述第二下拉晶体管的漏极耦接到所述第一上拉晶体管的栅极和所述第一下拉晶体管的栅极；第一位线和第一互补位线；第二位线和第二互补位线；第一通过栅晶体管，位于所述第一有源区内，所述第一通过栅晶体管具有第一β值、耦接到所述第一位线的源极、漏极和栅极，其中所述第一通过栅晶体管的漏极通过所述第一有源区耦接到所述第一下拉晶体管的漏极；第二通过栅晶体管，位于所述第四有源区内，所述第二通过栅晶体管具有第二β值、耦接到所述第一互补位线的源极、漏极和栅极，其中所述第二通过栅晶体管的漏极通过所述第四有源区耦接到所述第二下拉晶体管的漏极；第三通过栅晶体管，位于所述第一有源区内，所述第三通过栅晶体管具有第三β值、耦接到所述第二位线的源极、漏极和栅极，其中所述第三通过栅晶体管的漏极通过所述第一有源区耦接到所述第一下拉晶体管的漏极，所述第三通过栅晶体管的所述第三β值与所述第一β值不同；以及第四通过栅晶体管，位于所述第四有源区内，所述第四通过栅晶体管具有第四β值、耦接到所述第二互补位线的源极、漏极和栅极，其中所述第四通过栅晶体管的漏极通过所述第四有源区耦接到所述第二下拉晶体管的漏极，所述第四通过栅晶体管的所述第四β值与所述第二β值不同。