集成电路的内连线结构以及静态随机存取存储单元

摘要

本发明提供一种集成电路的内连线结构以及静态随机存取存储单元，特别涉及一种形成于半导体基底上的集成电路内连线结构。第一导体层形成于上述半导体基底上。第一介层接触区形成于上述第一导体层上。第二介层接触区形成于上述第一介层接触区上。第二导体层形成于上述第二介层接触区上。第一与第二介层接触区其中之一的横截面大体上大于另一横截面以改善其着陆空间，因而无需在第一与第二介层接触区之间使用着陆垫片。

主权项

1. 一种集成电路的内连线结构，其特征在于，所述集成电路的内连线结构包括：一第一导体层，形成于一第一金属层上；一第一介层接触区，直接耦接至上述第一导体层，形成于上述第一金属层上；一第二导体层，形成于一第二金属层上；一第二介层接触区，直接耦接至上述第二导体层，形成于上述第二金属层上；以及一个以上的中间介层接触区，耦接于上述第一介层接触区与上述第二介层接触区之间，所述中间介层接触区在一个以上的中间金属层之上，介于上述第一金属层与上述第二金属层之间，其中上述第一介层接触区、第二介层接触区、以及中间介层接触区之一横截面大于其他的横截面，以改善着陆空间，因而无需在其间使用一着陆垫片。