| 发明名称 | 半导体器件和存储介质 | ||
| 摘要 | 本发明提供一种半导体器件和存储介质，其目的在于降低具有构成逻辑电路的核心单元的半导体器件的电源噪声。在设在半导体衬底的主面上的构成逻辑电路的核心单元(CL)的上方，设置有与对核心单元(CL)供电的电源(Vdd)用的电源干线(PM1)电连接的支线(BL 1)和与对核心单元(CL)供电的电源(Vss)用的电源干线(PM2)电连接的支线(BL2)。使支线(BL1)和支线(BL2)彼此相对，在电源(Vdd)和电源(Vss)之间构成电容(C1)。 | ||
| 申请公布号 | CN101226937A | 申请公布日期 | 2008.07.23 |
| 申请号 | CN200810003083.4 | 申请日期 | 2008.01.18 |
| 申请人 | 株式会社瑞萨科技 | 发明人 | 桥本千惠美;山田利夫 |
| 分类号 | H01L27/04(2006.01);H01L23/522(2006.01);H01L27/092(2006.01) | 主分类号 | H01L27/04(2006.01) |
| 代理机构 | 北京市金杜律师事务所 | 代理人 | 季向冈 |
| 主权项 | 1.一种半导体器件，其特征在于：包括设在半导体衬底的主面上的构成逻辑电路的核心单元、设在上述半导体衬底的主面上，覆盖上述核心单元的层间绝缘膜，设在上述层间绝缘膜上的对上述核心单元供电的第一电源用的第一电源干线，设在上述层间绝缘膜上的对上述核心单元供电的与上述第一电源不同的第二电源用的第二电源干线，设在上述层间绝缘膜上的与上述第一电源干线电连接的第一支线，以及设在上述层间绝缘膜上的与上述第二电源干线电连接的第二支线，通过彼此相对地设置上述第一支线和上述第二支线，在上述第一电源和上述第二电源之间构成电容。 | ||
| 地址 | 日本东京都 | ||