| 主权项 |
1.一种以记忆体为基础之快速复利叶转换器,包括: 一处理单元; 多数单埠型可随机存取记忆体,系用以储存多数待 处理资料; 一序列値产生器,系用以提供一序列値; 一序列値调整电路,系调整该序列値以产生一调整 后序列値; 一位址控制器,系依据该调整后序列値以产生一写 入位移数量以及一读取位移数量,并产生各个记忆 排所需位址;以及 多数交换器,系分别依据该写入位移数量而从其中 之一该等单埠型可随机存取记忆体读取该等待处 理资料至该处理单元,以进行一快速复利叶转换, 并依据该读取位移数量而将该处理单元所输出之 该等待处理资料写入另一该等单埠型可随机存取 记忆体。 2.如申请专利范围第1项所述之快速复利叶转换器, 其中,该写入位移数量等于该读取位移数量。 3.如申请专利范围第1项所述之快速复利叶转换器, 其中,该处理单元包括多数处理状态,且该等处理 状态之间包括一等待时间,而该等待时间等于m个 时脉,m为一非零正整数。 4.如申请专利范围第1项所述之快速复利叶转换器, 其中,每一该等交换器包括:多数桶形位移器以及 多数多工器。 5.如申请专利范围第1项所述之快速复利叶转换器, 其中,该等单埠型可随机存取记忆体系为二个可随 机存取记忆体,且该等待处理资料以一记忆排索引 値B(n)以及记忆细胞元之一位址値A(n)以作为记忆 体位址,而该记忆排索引値B(n)表示如下: if(nR-1<r/2) B(n)=(n0+n1+...nR-1)mod r; else B(n)=(n0+n1+...nR-1)mod r+r; 该位址値A(n)表示如下: if(nR-1<r/2) A(n)=n1.r0+n2.r1+...+nR-1.rR-2; else 其中,R=logrN,N=待处理资料之总数,r=该处理单元之 资料输入埠之数目,n=待处理资料索引値。 6.如申请专利范围第1项所述之快速复利叶转换器, 其中,由连续该序列値所组成之一自然序列,而每 一该自然序列对应至一位移数量序列,而每一该位 移数量序列之第一个元件j0之値如下所示: j0=(qR-2+qR-3+...+q1)mod r. q为该该序列値R=logrN,N=待处理资料之总数,r=该处 理单元之资料输入埠之数目,则该调整后序列S'如 下所示: if((j0= =0)or(j0= =2)) si'=sji; else si'=s(ji+2)mod4; 其中,i=该自然序列以及该位移数量序列之元件数, S=该自然序列。 7.如申请专利范围第1项所述之快速复利叶转换器, 其中,该快速复利叶转换器执行运算所需时脉总数 如下所示: 其中,N=待处理资料之总数,r=该处理单元之资料输 入埠之数目,m=该处理单元完成一次运算所需之时 间长度。 图式简单说明: 图1系传统快速复利叶转换器之功能方块图。 图2系传统快速复利叶转换器之处理顺序及运算之 示意图。 图3系序列値、位移数量以及记忆体位址之示意图 。 图4系本发明快速复利叶转换器之功能方块图。 图5A系传统快速复利叶转换器之存取顺序之示意 图。 图5B系本发明快速复利叶转换器之存取顺序之示 意图。 图6系本发明交换器及处理单元之功能方块图。 图7系本发明快速复利叶转换器之处理顺序及运算 之示意图。 图8系冲突1以及2之示意图。 图9系消除冲突1以及2后之示意图。 图10系本发明序列値调整电路之示意图。 |
