| 主权项 |
1.一种绝缘层上覆矽(Silicon On Insulator: SOI)电晶体, 至少包含: (a)一半导体层,该半导体层下方有一隔离层形成于 一底材底结构上; (b)一通道区域形成于该半导体层中; (c)源极和汲极延伸区域分别形成于该通道区域的 相对之两端上; (d)一闸极介电层下方有该通道区域以及一完全矽 化闸极,该完全矽化闸极至少包含形成在该闸极介 电层上的一第一金属; (e)一对间隙壁形成于邻接到该闸极介电层以及该 完全矽化闸极处;以及 (f)一完全矽化升高之源极区域以及一完全矽化升 高之汲极区域,其至少包含形成在该完全矽化闸极 的相对两端上的一第二金属,该完全矽化闸极形成 在一间隙壁以及一邻接之隔离区域之间。 2.如申请专利范围第1项所述之SOI电晶体,其中上述 之隔离层为氧化矽,厚度约为100至5,000埃(Angstroms) 之间。 3.如申请专利范围第1项所述之SOI电晶体,其中上述 之第一金属至少包含Ni、Co、W、Ta、Pt、Er、Hf、Al 、Pd或其任意组合。 4.如申请专利范围第1项所述之SOI电晶体,其中上述 之第二金属至少包含Ni、Co、W、Ta、Pt、Er、Hf、Al 、Pd或其任意组合。 5.如申请专利范围第1项所述之SOI电晶体,其中上述 之半导体层至少包含一种基本半导体(elemental semiconductor)。 6.如申请专利范围第1项所述之SOI电晶体,其中上述 之半导体层至少包含一种合金或是一种半导体混 合物。 7.如申请专利范围第1项所述之SOI电晶体,其中上述 之半导体层系由厚度约为10到1,000埃的矽所构成。 8.如申请专利范围第1项所述之SOI电晶体,其中上述 之半导体层系为SiGe或是SiGeC。 9.如申请专利范围第1项所述之SOI电晶体,其中上述 之闸极介电层包含氧化矽、氮氧化矽、氮化矽或 容电率(permitivity)大于6的高k(介电常数)介电质。 10.如申请专利范围第1项所述之SOI电晶体,其中上 述之闸极介电层的厚度大约介于5至100埃,而且该 闸极的厚度大约介于100至2,000埃。 11.如申请专利范围第1项所述之SOI电晶体,其中上 述之第一金属以及该第二金属是由相同的材质所 构成,并且该完全矽化闸极系为凹陷而低于邻接的 该对间隙壁的顶部平面以下。 12.如申请专利范围第1项所述之SOI电晶体,其中上 述之完全矽化闸极系为基本的矽化物所组成,而该 完全矽化之升高的源/汲区域系为合金矽化物或是 混合矽化物所组成。 13.一半导体晶片,至少包含: (a)一底材包含一半导体层,该半导体层下方有一隔 离层形成于一底材底结构上,该半导体层具有隔离 区域形成于其中,以定义出一第一主动区以及一邻 接的第二主动区; (b)一闸极介电层,其下方有该第一主动区以及一完 全矽化的第一闸极,该完全矽化的第一闸极系由一 第一金属所形成; (c)第一对间隙壁形成于邻接到该闸极介电层以及 在其上方的完全矽化之该第一闸极,使得该第一闸 极凹陷在该第一对的间隙壁的顶层平面之下; (d)一第一升高源极区域,系位于该第一对间隙壁的 其中之一与一邻接的隔离区域之间,并且一第一升 高汲极区域系位于该第一对间隙壁中的另一个与 一邻接的隔离区域之间,其中该第一升高的源/汲 区域系由该第一金属所组成,并且被完全矽化; (e)一第二闸极介电层,其下方有第二主动区以及一 完全矽化之第二闸极,该完全矽化的第二闸极系由 一第二金属所形成; (f)第二对间隙壁形成于邻接到该第二闸极介电层 以及在其上方的完全矽化之该第二闸极,使得该第 二闸极凹陷在该第二对的间隙壁的顶层平面之下; 以及 (g)一第二升高源极区域,系位于该第二对间隙壁的 其中之一与一邻接的隔离区域之间,并且一第二升 高汲极区域系位于该第一对间隙壁中的另一个与 一邻接的隔离区域之间,其中该第二升高的源/汲 区域系由该第二金属所组成,并且被完全矽化。 14.如申请专利范围第13项所述之半导体晶片,其中 上述之隔离层为氧化矽,厚度约为100至5,000埃( Angstroms)之间。 15.如申请专利范围第13项所述之半导体晶片,其中 上述之半导体层系由厚度约为10到1,000埃的矽所构 成。 16.如申请专利范围第13项所述之半导体晶片,其中 上述之闸极介电层之组成物质包含氧化矽、氮氧 化矽、氮化矽或容电率(permitivity)大于6的高k(介电 常数)介电质。 17.如申请专利范围第13项所述之半导体晶片,其中 上述之第一金属至少包含Ni、Co、W、Ta、Pt、Er、Hf 、Al、Pd或其任意组合。 18.如申请专利范围第13项所述之半导体晶片,其中 上述之第二金属至少包含Ni、Co、W、Ta、Pt、Er、Hf 、Al、Pd或其任意组合。 19.如申请专利范围第13项所述之半导体晶片,其中 上述之闸极介电层的厚度大约介于5至100埃。 20.如申请专利范围第13项所述之半导体晶片,其中 上述之第一以及第二完全矽化升高之源/汲区域, 以及该完全矽化凹陷之第一以及第二闸极的厚度 比该半导体层高大约介于100至2,000埃之间。 21.一种制造电晶体的方法,至少包含下列步骤: (a)提供一半导体底材,该半导体底材具有一闸极介 电层形成于其上,并且有一闸极形成于该闸极介电 层上,该闸极具有一顶层表面,并且于该闸极所具 有的两端上各有间隙壁形成于其上; (b)形成源/汲区域邻接于该间隙壁; (c)沉积一第一金属层于该源/汲区域上,并进行第 一矽化制成以形成完全矽化的源/汲区域; (d)以一介电层覆盖住该完全矽化的源/汲区域;以 及 (e)沉积一第二金属层于该闸极上,并进行第二矽化 制程以形成完全矽化的闸极。 22.如申请专利范围第21项所述之方法,其中上述之 半导体底材系由形成于一隔离层之上的半导体层 所形成。 23.如申请专利范围第22项所述之方法,其中上述之 半导体层系由具有厚度约为10之1,000埃的矽所构成 。 24.如申请专利范围第21项所述之方法,其中上述之 闸极介电层包含氧化矽、氮氧化矽、氮化矽或容 电率(permitivity)大于6的高k(介电常数)介电质。 25.如申请专利范围第21项所述之方法,其中上述之 闸极介电层至少包含一种或是一种以上的容电率( permitivity)大于6的高k(介电常数)介电质。 26.如申请专利范围第21项所述之方法,更包含在步 骤(b)与(c)之间形成一罩幕层于该闸极的该顶层表 面上,该罩幕层的厚度约为50至500埃。 27.如申请专利范围第21项所述之方法,其中上述之 源/汲区域系为升高的源/汲区域。 28.如申请专利范围第27项所述之方法,其中上述之 升高的源/汲区域具有的厚度大约为50至1,500埃,并 且该升高的源/汲区域包含Si、SiGe或SiGeC。 29.如申请专利范围第27项所述之方法,其中上述之 升高的源/汲区域系由一选择性磊晶制程,于大约 摄氏350至950度的温度范围之间所形成。 30.如申请专利范围第21项所述之方法,其中上述之 第一金属至少包含Ni、Co、W、Ta、Pt、Er、Hf、Al或 Pd。 31.如申请专利范围第21项所述之方法,其中上述之 完全矽化源/汲区域至少包含矽化镍、矽化钴、矽 化钨、矽化钽、矽化铂、矽化铒、矽化铪、矽化 铝、矽化钯或其组合。 32.如申请专利范围第31项所述之方法,其中上述之 完全矽化闸极至少包含矽化镍、矽化钴、矽化钨 、矽化钽、矽化铂、矽化铒、矽化铪、矽化铝、 矽化钯或其组合。 33.如申请专利范围第21项所述之方法,其中上述之 完全矽化源/汲区域以及该完全矽化闸极都是由矽 化镍所组成者。 34.如申请专利范围第21项所述之方法,其中上述之 第一矽化步骤以及该第二矽化步骤,系为温度范围 介于大约摄氏200度至800度之间的一个快速回火制 程(RTA)。 35.一种制造邻接于PMOS电晶体的NMOS电晶体之方法, 至少包含下列步骤: (a)提供半导体底材,该半导体底材具有隔离区域, 该隔离区域定义了具有P型掺质的通道区域之一个 第一主动区域,以及具有N型掺质的通道区域之一 个第二主动区域; (b)形成闸极介电层以及其上方的第一闸极于该第 一主动区域上,同时形成闸极介电层以及其上方的 第二闸极于该第二主动区域上; (c)形成第一组间隙壁邻接于该第一闸极,以及形成 第二组间隙壁邻接于该第二闸极; (d)形成第二半导体层于该底材上,该底材与该第一 闸极及该第二闸极的顶层平坦化于同一平面上,并 且选择性地移除该第二半导体层位于该隔离区域 上者; (e)对该第二半导体层、该第一闸极以及该第二闸 极进行回蚀刻,以形成一凹陷的第一闸极、一凹陷 的第二闸极、邻接于该第一组间隙壁的升高之第 一源/汲区域,以及邻接于该第二组间隙壁的升高 之第二源/汲区域; (f)选择性地形成第一金属于该第二主动区域上,并 且进行第一矽化步骤以形成一完全矽化之凹陷第 二闸极以及一完全矽化之凹陷第二源/汲区域;以 及 (g)选择性地形成第二金属于该第一主动区域上,并 且进行第二矽化步骤以形成一完全矽化之凹陷第 一闸极以及一完全矽化之凹陷第一源/汲区域。 36.如申请专利范围第35项所述之方法,其中上述之 半导体底材系由形成于一隔离层之上的半导体层 所形成,该半导体层系为氧化矽所组成,厚度大约 介于100至5,000埃。 37.如申请专利范围第36项所述之方法,其中上述之 半导体层系由具有厚度约为10之1,000埃的矽所组成 。 38.如申请专利范围第35项所述之方法,其中上述之 闸极介电层系选自于由氧化矽、氮氧化矽、氮化 矽以及容电率(permitivity)大于6的高k(介电常数)介 电质所组成之族群。 39.如申请专利范围第35项所述之方法,其中上述之 回蚀步骤将该第一闸极、该第二闸极以及该第二 半导体层的厚度减去大约5%至70%。 40.如申请专利范围第35项所述之方法,其中上述之 选择性地形成该第一金属层于该第二主动区域上 的步骤至少包含下列步骤: (a)形成一第一保护层于该第一主动区域以及该第 二主动区域上,该第一保护层的厚度介于大约20至 500埃;以及 (b)选择性地移除该第一保护层中位于该第二主动 区域上方的部分。 41.如申请专利范围第35项所述之方法,其中上述之 选择性地形成该第二金属层于该第一主动区域上 的步骤至少包含下列步骤: (a)形成一第二保护层于该第一主动区域以及该第 二主动区域上,该第二保护层的厚度介于大约20至 500埃;以及 (b)选择性地移除该第二保护层中位于该第一主动 区域上方的部分。 42.如申请专利范围第35项所述之方法,其中上述之 第一闸极以及该第二闸极系由不同的金属矽化物 所组成。 43.如申请专利范围第35项所述之方法,其中上述之 完全矽化凹陷之第一闸极以及完全矽化升高之第 一源/汲区域中的该第一金属系选自于由Ni、Co、W 、Ta、Pt、Er、Hf、Al以及Pd所组成之族群。 44.如申请专利范围第35项所述之方法,其中上述之 完全矽化凹陷之第二闸极以及完全矽化升高之第 二源/汲区域中的该第二金属系选自于有Ni、Co、W 、Ta、Pt、Er、Hf、Al以及Pd所属成之族群。 45.如申请专利范围第35项所述之方法,其中上述之 升高的第一源/汲区域以及该升高的第二源/汲区 域具有的厚度高出该半导体层大约100埃至2,000埃 。 46.如申请专利范围第35项所述之方法,其中上述之 第一矽化步骤以及该第二矽化步骤,系为温度范围 介于大约摄氏200度至800度之间,持续的时间介于大 约0.1至200秒。 图式简单说明: 第1a图与第1b图指出依据习知技术,整个半导体底 材上的电晶体中,闸极和源/极区域同时进行矽化 反应时的剖面图; 第2a图至第2b图系绘示依照习知技术中,SOI电晶体 中的闸极和源/极区域同时进行矽化反应时的剖面 图; 第3a图至第3e图系绘示依照本发明的第一较佳实施 例的一种具有完全矽化的升高之源/汲区域的SOI电 晶体中,完全矽化闸极之形成的剖面图; 第4a图至第4d图系绘示依照本发明的第二较佳实施 例的一种具有完全矽化的升高之源/汲区域的SOI电 晶体中,完全矽化之凹陷闸极的形成过程之剖面图 ;以及 第5a图至第5e图系绘示依照本发明的第三较佳实施 例的一种NMOS SOI电晶体邻接于PMOS SOI电晶体的形成 过程之剖面图,其中NMOS电晶体的完全矽化凹陷闸 极和完全矽化源/汲区域的组成材质,相较于PMOS电 晶体的完全矽化凹陷闸极和完全矽化源/汲区域的 组成材质,是不相同的。 |
