| 主权项 |
1.一种制造半导体装置之方法,包括: 准备一被界定为第一区、第二区与第三区之基板; 形成一堆叠结构于该基板上; 藉蚀刻该堆叠结构来曝露该第一区之基板,且同时 在该第二区上形成复数个第一浮置闸极; 形成第二多晶矽间介电层于该第一浮置闸极之侧 壁上与残余在该第三区上之该堆叠结构之侧壁上; 形成一闸极氧化层于曝露在该第一浮置闸极两侧 之该第二区之基板上与该第一区之基板上; 形成第二多晶矽层于该闸极氧化层、该第一浮置 闸极与该堆叠结构上方; 藉蚀刻该第二多晶矽层与该闸极氧化层,形成一闸 极电极于该第一区之基板上,且同时形成控制闸极 于存在于该第二区之基板上之第二多晶矽间介电 层之两侧壁上;及 藉蚀刻该第三区之基板上之该第二多晶矽层、该 第二多晶矽间矽层、该堆叠结构来形成第二浮置 闸极与第二控制闸极。 2.如申请专利范围第1项之方法,其中该堆叠结构包 含第一绝缘层、第一多晶矽层与第一多晶矽间介 电层。 3.如申请专利范围第1项之方法,其中该第一区系将 形成用于一逻辑装置之电晶体处,第二区系将形成 一电子式可抹除程式化唯读记忆体(EEPROM)记忆胞 元处,且第三区系将形成一快闪记忆体记忆胞元处 。 4.如申请专利范围第1项之方法,于该复数个第二浮 置闸极与该第二控制闸极形成后,更包含在以该闸 极电极、该第一控制闸极与该第二控制闸极曝露 之该基板中形成复数个源极/汲极区。 5.如申请专利范围第2项之方法,其中该第一绝缘层 为含有氮之氮氧化物层。 6.如申请专利范围第2项之方法,其中将该第一绝缘 层形成为厚度范围从约50至约200。 7.如申请专利范围第2项之方法,其中将该第一多晶 矽层形成为厚度范围从约500至约5000。 8.如申请专利范围第2项之方法,其中该第一多晶矽 间介电层系以氧化物层、氮化物层与氧化物层之 结构(ONO)形成。 9.如申请专利范围第2项之方法,在该第一多晶矽间 介电层沉积后,更包含形成第二绝缘层于该第一多 晶矽间介电层上。 10.如申请专利范围第9项之方法,其中该第二绝缘 层系包含选自于由氧化物层、氮化物层、氮氧化 物层与其堆叠层所组成之群之一者。 11.如申请专利范围第9项之方法,其中该复数个第 一浮置闸极之形成包含: 藉使用一遮罩来蚀刻该第二绝缘层与该第一多晶 矽间介电层; 除去该遮罩;及 藉使用该已蚀刻之第二绝缘层作为一蚀刻罩,经由 一蚀刻制程来蚀刻该第一多晶矽层与该第一绝缘 层。 12.如申请专利范围第1项之方法,其中该第二多晶 矽间介电层系以氧化物层、氮化物层与氧化物层 之结构(ONO)形成。 13.如申请专利范围第1项之方法,其中在该第二区 之基板上形成之该闸极氧化层系较厚于形成在该 第一区之基板上。 14.如申请专利范围第13项之方法,其中在该第一区 之基板上形成之该闸极氧化层具有厚度范围从约 15至约200。 15.如申请专利范围第13项之方法,其中在该第二区 之基板上形成之该闸极氧化层具有厚度范围从约 50至约500。 16.如申请专利范围第13项之方法,其中在该第二区 之基板上形成之该闸极氧化层系形成于该个别的 第一控制闸极与该基板间。 17.如申请专利范围第1项之方法,其中该第二多晶 矽层被形成厚度范围从约500至约5000。 18.如申请专利范围第1项之方法,在形成该复数个 第二控制闸极后,更包含在该第一控制闸极、该第 二浮置闸极与该第二控制闸极之侧壁上形成复数 个间隔物。 19.如申请专利范围第1项之方法,其中该复数个源 极/汲极区之形成包含: 藉实施轻掺杂汲极(LDD)离子布値制程,在该第一区 至该第三区之基板中形成复数个低掺杂接面区; 形成第三绝缘层于该闸极电极、该第一控制闸极 与该第二控制闸极上方; 形成复数个间隔物于该闸极电极、该第一控制闸 极、该第二浮置闸极与该第二控制闸极之侧壁上; 及 经由实施使用该间隔物作为一遮罩之高掺杂源极/ 汲极离子布植制程,在该第一区至该第三区之基板 中的间隔物之两侧形成复数个高掺杂接面区。 20.如申请专利范围第19项之方法,其中若该低掺杂 接面区被形成为N型,则使用选自于由砷(As)、鏻(P) 与锑(Sb)组成之群中的杂质离子。 21.如申请专利范围第19项之方法,其中若该低掺杂 接面区被形成为P型,则使用选自于由硼(B)、BF2与 铟(In)组成之群中的杂质离子。 22.如申请专利范围第19项之方法,其中该第三绝缘 层包含选自于由氧化物层、氮化物层与其组合组 成之群中之一者。 图式简单说明: 第1至11图为依据本发明之一特定实施例说明一种 制造半导体装置方法之剖面图示。 |
